用于改进编码的设备以及相关方法
【专利说明】用于改进编码的设备以及相关方法
[0001]相关申请的交叉引用
[0002]本申请为2012年10月 26 日提交的标题为 “Apparatus for Improved Encodingand Associated Methods”的美国申请第13/661，313号(代理人号:ALTR99)的部分延续案(CIP)，并且其全部内容以引用的方式并入本文。
技术领域
[0003]所公开的概念总体涉及电子通信，并且更加具体地，涉及在电子通信中用于改进编码的设备以及相关方法。
【背景技术】
[0004]电子电路系统和系统有时使用高速链路来促进在两个电路或者子系统之间的通信。链路(其可以是串行链路)可以传输具有由发射器添加的编码的信息或者数据，该编码可以指示字边界、区分数据和控制信息，对数据进行置乱(scramble)以分散电磁干扰(EMI)，避免长的连续长度(run-length，RL)，以及平衡O和I的数目以避免DC失衡(缺乏DC平衡)。编码方案的示例包括8bl0b、64/66和64/67，这些都是本领域技术人员众所周知的。这类编码方案可以与多种物理层布置(physical layer arrangement)—起使用，诸如本领域技术人员已知的脉冲幅度调制(例如，PAM-4和PAM-8)方案。
[0005]在接收器处，对经由链路传输的数据进行处理，以确定字边界、获取与发射器的锁定，解码等等。一旦发现字锁(word lock)，便使用数据变换以确认维持字锁。这些操作的细节是本领域技术人员熟知的。
【发明内容】
[0006]本公开总体涉及在电子通信中的改进编码、具有改进编码的设备以及相关方法。考虑了多种设备和方法。根据一个示例性实施例，设备包括编码器，该编码器适用于使用脉冲幅度调制(PAM)对经由通信链路传输的数据位进行编码。编码器包括逻辑电路。逻辑电路对位图案(pattern of bits)和数据位执行逻辑操作，以便减小连续长度以及/或者改善数据位的DC平衡。
[0007]根据另一示例性实施例，设备包括编码器电路，该编码器电路使用PAM对经由通信链路作为数据流传输的数据位进行编码。编码器电路包括位顺序置乱电路，该位顺序置乱电路对数据位的顺序进行置乱以减小连续长度以及/或者改善数据流的DC平衡。
[0008]根据另一示例性实施例，设备包括编码器，该编码器对数据位集合进行编码，其中该编码器基于位集合对数据位选择性地进行编码。该位集合初始地用于使用PAM经由链路建立数据通信。
【附图说明】
[0009]附图仅仅图示了示例性实施例，因此不应该将附图视为限制本申请或者权利要求书的范围。已经知晓本公开的益处的本领域技术人员要了解，所公开的概念还适用于其他等效的实施例。在图中，在一个以上的图中使用的相同数字指示符表示相同、相似或者等同的功能、部件或者块。
[0010]图1A-图1B图示了根据示例性实施例的数据通信系统的方块图。
[0011]图2A-图2D图示了在示例性实施例中使用的PAM数据通信系统中的各种信号和电路。
[0012]图3示出了根据示例性实施例的用于编码的电路的方块图。
[0013]图4A-图4B图示了使用根据示例性实施例的逻辑操作来减小连续长度的示例。
[0014]图5图示了根据示例性实施例的用于对位顺序进行置乱或者对位重排序的电路的方块图。
[0015]图6描绘了根据示例性实施例的使用位排序的置乱来减小连续长度的示例。
[0016]图7示出了根据示例性实施例的用于选择性地使用经由逻辑操作进行编码的电路。
[0017]图8图示了根据示例性实施例的用于选择性地使用经由位排序进行编码的电路。
[0018]图9描绘了根据示例性实施例的用于选择性地使用经由逻辑操作或者位排序进行编码的电路。
[0019]图1OA-图1OB图示了根据示例性实施例的用于执行逻辑操作和位排序方案对数据进行编码的电路的方块图。
[0020]图1lA-图1lB图示了根据示例性实施例的用于选择性地执行逻辑操作和/或位排序方案对数据进行编码的电路的方块图。
[0021]图12图示了根据示例性实施例的使用位排序的置乱以及逻辑操作来减小连续长度的示例。
[0022]图13描绘了根据示例性实施例的用于选择性地改善DC平衡的技术的流程图。
[0023]图14示出了根据示例性实施例的用于改善DC平衡和/或连续长度的实施例的方块图。
[0024]图15图示了根据示例性实施例的信息位或者分组的配置。
[0025]图16描绘了根据另一示例性实施例的信息位或者分组的配置。
[0026]图17描绘了根据示例性实施例的用于接近连续长度的电路的方块图。
[0027]图18图示了根据示例性实施例的接近连续长度的示例。
[0028]图19示出了根据示例性实施例的用于经由链路提供通信的技术的流程图。
【具体实施方式】
[0029]所公开的概念总体涉及通过改善所用的编码方案来改进在电子电路系统或者系统中的通信。更加具体地，如下面将详细描述的，所公开的概念提供了用于多种数据编码方案的设备和方法，这些数据编码方案提供了多个优点，诸如连续长度(RL)相对低、变换密度相对高、变换密度较均匀、开销相对低、和/或维持了 DC平衡(或者，近乎或者大体上维持了DC平衡)。在一些实施例中，可以单独地使用数据编码方案。作为替代方案，在一些实施例中，可以将两个或者更多的编码方案组合或者一起使用。本公开的一个方面涉及改善通信，其中在物理层使用PAM，诸如PAM-4、PAM-8、或者一般地PAM-2N，其中N表示大于I的正整数，并且2?示PAM方案的信号电平的阶(order)或者数目(例如，对于PAM-4，阶为4)，如下面将详细描述的。
[0030]连续长度是测量在所传输数据中一连串接连的O或者I的测量量。对接收器而言，正确检测更长的连续长度序列通常更具挑战性。更短的连续长度使得能够成功地进行更长距离的通信，例如，20”背平面(backplane)，而非10”背平面(其例如为具有更长的连续长度的情况)。更短的连续长度使得，高速链路对于挑战性连接(诸如，背平面)性能更好。连续差异(running disparity，RD)是测量在O与I之间的失衡的测量量。例如，包括450个O和550个I的传输具有+100的连续差异和(100/1000) X 100% (或者，10% )的失衡。
[0031]与连续差异有关的是DC平衡(或者，DC失衡的相关概念)，指因为连续差异而在链路产生的DC电压。总体上，DC平衡指对数据流进行编码从而最小化或者消除传输数据的连续差异。在完美平衡的链路中，即具有零连续差异(在传输的O与I之间完美平衡)的链路中，DC平衡应该是共模电压，是各种状态的平均电压。然而，在失衡的链路中，在链路上产生平均DC偏置电压，S卩，链路具有DC失衡，与DC平衡相反。由此，如本领域技术人员所理解的，DC平衡和DC失衡是相关的概念。
[0032]所公开的编码方案可以用于多种数据通信电路系统和系统。图1A图示了根据示例性实施例的数据通信系统100。
[0033]系统100包括数据发射器110，经由链路118耦合至数据接收器120。在一些示例性实施例中，数据发射器110可以存在于与数据接收器120相同的物理包封或者封装中。作为一个示例，数据发射器110和数据接收器120可以存在于机架安装式(rack-mounted)系统或者器具内。作为另一示例，数据发射器110和数据接收器120可以存在于在多芯片模块(MCM)内的单独裸片(或者，相同裸片)上。作为另一示例，数据发射器110和数据接收器120可以存在于在集成电路(IC)内的相同裸片之上或者之内。作为附加示例，数据发射器110和数据接收器120可以存在于包括一个或者多个裸片、封装衬底等的三维(3D)封装或组件之上或者之内。如本领域技术人员所理解的，其他变化和配置也是可以的。
[0034]在一些示例性实施例中，数据发射器110可以存在于与数据接收器120不同的物理包封或者封装中。作为示例，数据发射器110可以存在于经由背平面耦合至与容纳或者包括数据接收器120的物理包封或者封装的不同的物理包封或者封装中。作为另一示例，数据发射器110可以存在于经由线缆、光纤或者其他机构耦合至容纳或者包括数据接收器120的物理包封或者封装的不同的物理包封或者封装中。
[0035]编码器114接收来自数据源112的数据，并且对该数据进行编码。下文详述的编码提供了上文提及的一些或者所有优点。编码器114向发射器电路116提供被编码的数据(encoded data)。发射器电路116经由链路118将被编码的数据传输至数据接收器120。
[0036]数据接收器120经由接收器电路122接收来自链路118的被编码的数据。接收器电路122将被编码的数据提供给解码器124。解码器124对该数据进行解码，并且将解码数据提供给数据目的地126。数据目的地126可以包括最终(或者，作为中间目的地)接收并且/或者使用解码数据的电路系统或者子系统。
[0037]链路118可以具有多种形式。总体上，链路118包括一个或者多个耦合机构，诸如接线、线缆、印刷电路板(PCB)迹线、光纤、在IC、MCM、3维(3D)封装和/或组件中的导体或者半导体等，以便于数据、状态和/或控制信号的通信。在示例性实施例中，数据发射器110使用串行通信以向数据接收器120提供被编码的数据。然而，如本领域技术人员将理解的，根据期望，也可以使用其他通信协议或者方案。例如，在一些实施例中，通信可以发生在IC之间、子系统之间、和/或系统之间。根据期望，1C、子系统和系统可以包括电路系统、光学设备或电路系统、或者其组合。
[0038]图1B图示了根据示例性实施例的数据通信系统140。在本实施例中，成对的数据收发器142A-142B利用编码方案(encoding scheme)(以及相应的解码方案)来改善性能。换言之，与在图1A中的单向系统100不同，系统140提供了在数据收发器142A-142B之间的双向通信链路。
[0039]参考图1B，系统140包括数据收发器142A，其经由链路150耦合至数据收发器142B。在一些示例性实施例中，数据收发器142A可以存在于与数据收发器142B相同的物理包封或者封装中。在一个示例中，数据收发器142A和数据收发器142B可以存在于机架安装式系统或者器具内。作为另一示例，根据期望，数据收发器142A和数据收发器142B可以存在于在MCM、3D封装或者组件等内的单独裸片(或者，相同裸片)上。作为另一示例，数据收发器142A和数据收发器142B可以存在于相同裸片或者IC之上或者之内。
[0040]在一些示例性实施例中，数据收发器142A可以存在于与数据收发器142B不同的物理包封或者封装中。作为示例，数据收发器142A可以存在于经由背平面耦合至与容纳或者包括数据收发器142B的物理包封或者封装的不同的物理包封或者封装中。作为另一示例，数据收发器142A可以存在于经由线缆、光纤或者其他机构耦合至容纳或者包括数据收发器142B的物理包封或者封装的不同的物理包封或者封装中。
[0041]如指出的，在数据收发器142A-142B之间的通信可以发生在两个方向上:从数据收发器142A至数据收发器142B，或者反之亦然。考虑第一情况，编码器/解码器146A接收来自数据源/目的地148A的数据，并且对该数据进行编码(以便最终传输至数据收发器142B)。注意，可以通过在编码器/解码器146A内的编码电路系统来执行该编码，该编码电路系统可以与编码器114相似(见图1A)。下文详述的编码提供了上文提及的一些或者所有优点。编码器/解码器146A将被编码的数据提供给收发器电路144A。收发器电路144A经由链路150将被编码的数据传输至数据收发器142B。
[0042]数据收发器142B经由收发器电路144B接收来自链路150的被编码的数据。收发器电路144B将被编码的数据提供给编码器/解码器146B。编码器/解码器146B对该数据进行解码，并且将解码数据提供给数据源/目的地148B。注意，可以通过在编码器/解码器146B内的解码电路系统来执行该解码，该解码电路系统可以与解码器124(见图1A)相似。数据源/目的地148B可以包括最终(或者，作为中间目的地)接收并且/或者使用解码数据的电路系统或者子系统。
[0043]在第二种情况下，信息从数据收发器142B流至数据收发器142A。编码器/解码器146B接收来自数据源/目的地148B的数据，并且对该数据进行编码(以便最终传输至数据收发器142A)。下文详述的编码提供了上文提及的一些或者所有优点。注意，可以通过在编码器/解码器146B内的解码电路系统来执行该编码，该解码电路系统可以与编码器114(见图1A)相似。编码器/解码器146B将被编码的数据提供给收发器电路144B。收发器电路144B经由链路150将被编码的数据传输至数据收发器142A。
[0044]数据收发器142A经由收发器电路144A接收来自链路150的被编码的数据。收发器电路144A将被编码的数据提供给编码器/解码器146A。编码器/解码器146A对该数据进行解码，并且将解码数据提供给数据源/目的地148A。注意，可以通过在编码器/解码器146A内的解码电路系统来执行解码，该解码电路系统可以与解码器124(见图1A)相似。数据源/目的地148A可以包括最终(或者，作为中间目的地)接收并且/或者使用解码数据的电路系统或者子系统。