低噪声ccd信号成像电子学系统的制作方法
【技术领域】
[0001] 本发明属于遥感图像处理技术领域，是一种设及CCD图像数据并行处理的成像电 子学系统，适应于对图像信噪比SNR、图像的调制传递函数MTF要求高、图像数据实时性好和 集成度要求高的遥感图像的处理。
【背景技术】
[0002] 目前，国内外可见光遥感卫星的CCD相机电子学系统主要采用相关双采样CDS技术 对CCD信号进行采样与模拟-数字转换处理，从而降低CCD器件的读出信号噪声。然而采用 CDS结构的成像电子学系统设计存在一些固有的缺点，主要是:①除了在滤波与相关双采样 CDS环节可W滤除一部分噪声外，其余电路环节还会引入诸如器件热噪声、量化噪声及干 扰，造成成像质量下降;②系统所能达到的技术性能强烈依赖工程设计人员的经验及所采 取的工程化设计手段，电路调试困难，性能一致性比较差;③降噪手段有限，难W对CCD图像 信号进行高效的降噪处理。
[0003] 除了上面的方法外，为了进一步的去除CCD图像信息中的噪声，提高图像的信噪 比，还可W采用电子信息学系统的手段对成像后的二维图像进行降噪处理。该系统主要是 采用各种图像滤波算法对图像数据进行滤波降噪处理来提高图像的质量。图像滤波算法主 要有空域滤波法、频域滤波法和信号变换域等。对于图像中的噪声，通常被看做高频信号进 行滤波处理，但由于图像的纹理和边缘等细节也同样属于高频信号，当对图像进行滤波降 噪处理时也会对其产生负面的影响，造成图像的调制传递函数MTF的降低。
【发明内容】
[0004] 本发明的目的在于针对上述已有技术的不足，提供一种低噪声CCD成像电子学系 统，W在大幅提高图像的信噪比SNR的同时不影响图像的调制传递函数MTF，进而提高遥感 图像的质量。
[0005] 本发明的技术思路是:对CCD输出的单个像元信号直接进行4~128倍率的高速过 采样，根据读出信号噪声分布情况确定各个采样点的权值系数，并进行数字式CDS和权值滤 波，采用数字减法操作来实现"数字式相关多采样及处理"。
[0006] 根据上述思路，本发明的低噪声CCD信号成像电子学系统，包括：
[0007] 信号调理电路，用于对原始CCD信号进行调理，并产生调理后的CCD信号及起始定 位信号，并将调理后的CCD信号传输给高速A/D采样电路，将起始定位信号传输给实时处理 电路；
[000引高速A/D采样电路，用于对调理后的CCD信号进行高速过采样，并将采样信号传输 给实时处理电路.
[0009]实时处理电路，在单片FPGA中实现，用于对起始定位信号和高速率过采样数据进 行接收，根据起始定位信号从高速过采样数据中得到待处理的数据，并对该待处理数据进 行实时处理后输出。
[0010] 本发明具有如下优点：
[0011] 1.本发明由于实时处理电路部分在单片FPGA中完成，不仅减小了系统的体积和功 耗，而且提高了系统的集成度。
[0012] 2.本发明与传统的电子学的相关双采样CDS技术比较，图像可W获得更高的信噪 比 SNR。
[0013] 3.本发明与信息学的对成像后的二维图像进行降噪处理技术比较，即可W实时处 理CCD图像信号，又可W不对图像的调制传递函数MTF产生负面影响，从而保存了图像的细 致纹理和边界信息。
【附图说明】
[0014] 图1为本发明的系统总体结构框图；
[0015] 图2为本发明中的信号调理电路框图；
[0016] 图3为本发明中基于并行处理技术的实时处理电路框图；
[0017] 图4为本发明中基于流水线技术的实时处理电路框图。
【具体实施方式】
[0018] 下面结合附图和实例对本发明进行详细说明。
[0019] 参照图1，本发明的低噪声CCD成像电子学系统包括:信号调理电路1、高速A/D采样 电路2和实时处理电路3运=个部分。信号调理电路1，用于对原始CCD信号进行调理，并产生 调理后的CCD信号及起始定位信号，并将调理后的CCD信号传输给高速A/D采样电路，将起始 定位信号传输给实时处理电路;高速A/D采样电路2，用于对调理后的CCD信号进行高速过采 样，并将采样信号传输给实时处理电路。该实时处理电路3,在单片FPGA中实现，用于对起始 定位信号和高速率过采样数据进行接收，根据起始定位信号从高速过采样数据中得到待处 理的数据，并对该待处理数据进行实时处理后输出。其中：
[0020] 所述高速A/D采样电路2,选用TI公司的搭载型号为ADS5404的A/D忍片的开发板， 但不限于此开发板，还可选用搭载TI公司的ADS5400或Analog Device公司的AD9484等忍片 的开发板。
[0021] 由于CCD信号像元周期频率通常为5MHz到20MHz，随着采样点数的增加所需A/D的 采样率也在增加，所W本系统中的A/D采样电路需要有很高的采样率，高速A/D采样电路属 于模拟电路，而且对电路指标要求很高，本实例选择的高速A/D所产生的数据是双数据速率 的低压差分信号DDR LVDS类型，通过相应的专用的连接线将A/D产生的数据传输到FPGA中。
[0022] 所述的信号调理电路1结构如图2所示。
[0023] 所述实时处理电路3的结构有两种实施例分别如图3和图4所示。
[0024] 参照图2,所述信号调理电路1，包括放大器11、电压比较器14、电源电路15和两个 放大器组，原始CCD输入信号通过放大器11进行输入阻抗匹配后分成两路信号，一路通过第 一放大器组12后输出调理后CCD信号，另一路依次通过第二放大器组13和电压比较器14,在 电压比较器14内将放大后的输入信号与设定的阔值进行比较后输出起始定位信号；电源电 路15分别与每个放大器和电压比较器连接，用于为其提供电源。其中，由放大器11实现的射 级跟随器对输入信号进行输入阻抗匹配，第一放大器组12由多个放大器和滤波器件组成， 主要完成对信号的跟随滤波功能，第二放大器组13由多个放大器和滤波器件组成，主要完 成对信号的放大跟随滤波的功能，通过滤波器件进一步减少了信号中噪声的干扰。
[0025] CCD信号是一个S阶的模拟信号，在一个像元周期内对应了S个不同的电平，即复 位电平、参考电平和像素电平。对CCD信号的参考电平和像素电平分别进行多次的采样，实 现该系统的需要对所有高速采样位置严格定位，起始定位信号为采样CCD信号的位置确定 提供了定序基准，保证了采样点位置的严格定位。
[00%]参照图3,所述实时处理电路3的第一实施例是采用可基于并行处理技术实现。其 包括串行输入并行输出型双页面数据存储器(31)、并行输出型单页面数据存储器(32)、乘 法器组(33)、加法器组(34)和除法器(35)，该并行输出型单页面数据存储器(32)中存有权 值系数;待处理的采样数据通过双页面数据存储器(31)缓存后输入给乘法器组(33)，权值 系数通过并行输出型单页面数据存储器(32)输入给乘法器组(33)，乘法器组(33)对运两组 数据进行相乘后依次通过加法器组(34)和除法器(35)处理，输出处理后的CCD信号。