网络设备和用于网络设备中的时间戳获取方法
【技术领域】
[0001]本发明涉及一种网络设备、以及一种用于网络设备中的时间戳获取方法。
【背景技术】
[0002]PTP(Precis1n Time Protocol，精确时间协议)是一种时间同步的协议，用于网络设备之间的高精度时间同步。
[0003]并且，网络设备利用PTP实现时间同步，需要由PHY(Port Physical Layer)记录本设备收发PTP报文的时间戳、并由CPU以响应中断的方式从PHY芯片获取时间戳。
[0004]然而，CPU以响应中断的方式从PHY芯片获取时间戳的单次耗时往往较长，而网络设备又需要频繁收发PTP报文以维持时间同步的高精度，从而，导致CPU被频繁占用，影响网络性能。
【发明内容】
[0005]有鉴于此，本发明的实施例提供了一种网络设备、以及一种用于网络设备中的时间戳获取方法。
[0006]在一个实施例中提供了一种网络设备，包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线；
[0007]PHY芯片记录收发精确时间协议PTP报文的时间戳、并在记录时间戳时通过第一中断信号线向逻辑装置上报第一 PTP中断；
[0008]逻辑装置处理第一 PTP中断，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；以及，逻辑装置在从PHY芯片获取到时间戳时，通过第二中断信号线向CPU上报第二 PTP中断；
[0009]CPU处理第二 PTP中断，通过第二管理总线从逻辑装置获取时间戳，用于进行PTP处理。
[0010]可选地，PHY芯片具有多于一个端口，并且，PHY芯片记录的时间戳分别对应在不同端口接收或发送的PTP报文；
[0011]逻辑装置在处理第一 PTP中断时，进一步通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息，并利用PTP中断状态信息确定从PHY芯片获取的时间戳对应的端口信息；
[0012]CPU在处理第二 PTP中断时，进一步通过第二管理总线从逻辑装置获取时间戳对应的端口信息。
[0013]可选地，CPU进一步为逻辑装置配置用于访问PHY芯片的PHY操作集。
[0014]可选地，逻辑装置进一步维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。
[0015]可选地，第一管理总线为PHY管理总线，第二管理总线为逻辑管理总线。
[0016]在一个实施例中提供了一种用于网络设备中的时间戳获取方法网络设备包括端口物理层PHY芯片、逻辑装置以及CPU，其中，PHY芯片与逻辑装置通过第一管理总线和第一中断信号线连接，逻辑装置与CPU通过第二管理总线和第二中断信号线连接，并且，第二管理总线的传输速率高于第一管理总线；该时间戳获取方法包括:
[0017]逻辑装置通过第一中断信号线接收PHY芯片上报的第一 PTP中断，其中，该第一PTP中断是由PHY芯片在记录精确时间协议PTP报文的时间戳时上报的；
[0018]逻辑装置在处理第一 PTP中断时，通过第一管理总线对PHY芯片执行第一配置写操作、并在完成第一配置写操作后从PHY芯片获取时间戳；
[0019]以及，逻辑装置在从PHY芯片获取到时间戳时，通过第二中断信号线向CPU上报第二 PTP中断，使CPU在处理第二 PTP中断时通过第二管理总线从逻辑装置获取时间戳，用于进行PTP处理。
[0020]可选地，PHY芯片具有多于一个端口，并且，PHY芯片记录的时间戳分别对应在不同端口接收或发送的PTP报文；该时间戳获取方法进一步包括:
[0021]逻辑装置在处理第一 PTP中断时，通过第一管理总线对PHY芯片执行第二配置写操作、并在完成第二配置写操作后从PHY芯片获取各端口的PTP中断状态信息，并利用PTP中断状态信息确定从PHY芯片获取的时间戳对应的端口信息，以供CPU获取。
[0022]可选地，该时间戳获取方法进一步包括:逻辑装置接收CPU配置的用于访问PHY芯片的PHY操作集。
[0023]可选地，该时间戳获取方法进一步包括:逻辑装置维护互斥标志位，用于逻辑装置和CPU竞争对第一管理总线的占用权。
[0024]可选地，第一管理总线为PHY管理总线，第二管理总线为逻辑管理总线。
[0025]由此可见，基于上述的实施例，逻辑装置可以代替CPU响应PHY芯片在记录时间戳时上报的第一 PTP中断、并通过低速的第一管理总线以响应第一 PTP中断的方式从PHY芯片获取时间戳；并且，逻辑装置还可以在获取到时间戳时向CPU上报第二 PTP中断，使CPU可以通过高速的第二管理总线以响应第二 PTP中断的方式从逻辑装置获取时间戳。从而，访问PHY芯片所需的第一配置写操作可以由逻辑装置代替CPU执行，因而使CPU被获取时间戳占用的时间能够因为避免执行第一配置写操作而缩短；而且，CPU从逻辑装置获取时间戳的第二管理总线的传输速率高于逻辑装置从PHY芯片获取时间戳的第一管理总线，因而使CPU被获取时间戳占用的时间还能够因为第二管理总线的高速而缩短。
【附图说明】
[0026]图1为一个实施例中的网络设备的架构示意图；
[0027]图2为如图1所示的网络设备中的时间戳获取原理的示意图；
[0028]图3为基于如图2所不的时间戮获取原理的时序分布的不意图；
[0029]图4为如图1所示的网络设备中的时间戳获取原理的扩展示意图；
[0030]图5为基于如图4所不的时间戮获取原理的时序分布的不意图；
[0031]图6为如图1所示的网络设备中的PHY操作集下发原理的示意图；
[0032]图7为如图1所示的网络设备中的总线竞争原理的示意图；
[0033]图8为如图1所示的网络设备中的逻辑装置的结构示意图；
[0034]图9为一个实施例中用于网络设备中的时间戳获取方法的流程示意图；
[0035]图10为如图9所示的时间戳获取方法的扩展流程示意图。
【具体实施方式】
[0036]为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
[0037]请参见图1，在一个实施例中，网络设备10包括PHY芯片11、逻辑装置12以及CPU13，其中，PHY芯片11与逻辑装置12通过第一管理总线21和第一中断信号线31连接，逻辑装置12与CPU13通过第二管理总线22和第二中断信号线32连接，并且，第二管理总线22的传输速率高于第一管理总线21。
[0038]在该实施例中，PHY芯片11为网络设备10提供对外的接口 110 ;PHY芯片11可能与CPU13位于相同的PCB，或者，PHY芯片11也可能与CPU13分别位于不同的PCB。当PHY芯片11与CPU13分别位于不同的PCB时，PHY芯片11所在的PCB可以采用热插拔的方式插入在网络设备10中。
[0039]在该实施例中，当PHY芯片11与CPU13位于相同的PCB时，逻辑装置12可以位于PHY芯片11和CPU13所在的PCB ;当PHY芯片11与CPU13分别位于不同的PCB时，