一种基于dma的基带信号处理系统的制作方法
【技术领域】
[0001]本发明涉及信号处理技术领域，特别涉及一种基于DMA的基带信号处理系统。
【背景技术】
[0002]随着无线通信物理层协议越来越复杂，无线通信物理层协议的硬件实现通常由微处理器及多个信号处理模块(DSP)共同组成，成为一个片上总线(SOC)系统。其中每个DSP模块负责相应的信号处理算法，比如自动增益控制(AGC)、信号定时、无线信道估计及补偿等。微处理器按照一定的算法，控制各个DSP模块有序工作，最终完成复杂的信号处理流程。其存在的主要缺陷是:DSP模块接口复杂，吞吐量不高，系统可扩展性差。
【发明内容】
[0003]本发明的目的在于提供一种基于DMA的基带信号处理系统，其为DSP模块提供统一的接口，实现最大限度的模块性设计，最大限度提升了DSP模块接口的吞吐量，同时可灵活地增加或者删减DSP模块，可扩展性好。
[0004]为实现上述目的，本发明采用以下技术方案:
[0005]—种基于DMA的基带信号处理系统，包括高速总线、低速总线、微处理器、内存、DMA单元、路由单元及多个DSP模块，所述高速总线用于提供连接微处理器、内存、DMA单元的高速数据通路，所述低速总线用于提供连接微处理器、DSP模块的低速数据通路，所述DMA单元通过路由单元与DSP模块进行数据传输。
[0006]优选地，所述DMA单元包括多个DMA读控制器及多个DMA写控制器，所述DMA读控制器和DMA写控制器通过高速总线连接所述微处理器和内存，所述DMA读控制器和DMA写控制器连接所述路由单元。
[0007]优选地，所述路由单元包括第一数据流路由器及第二数据流路由器，所述第一数据流路由器分别连接所述DMA读控制器和DSP模块，所述第二数据流路由器分别连接所述DMA写控制器和DSP模块。
[0008]优选地，每个所述的DSP模块均具有一个控制接口、一个输入接口及一个输出接口，所述DSP模块的控制接口通过低速总线连接所述微处理器，其输入接口连接所述第一数据流路由器，其输出接口连接所述第二数据流路由器。
[0009]优选地，所述第一数据流路由器和第二数据流路由器均具有多个输入接口和输出接口，所述第一数据流路由器的输入接口连接所述DMA读控制器，所述第一数据流路由器的输出接口连接所述DSP模块的输入接口，所述第二数据流路由器的输入接口连接所述DSP模块的输出接口，所述第二数据流路由器的输出接口连接所述DMA写控制器。
[0010]优选地，其还包括信号发送DSP模块，所述信号发送DSP模块具有一个控制接口及一个输入接口，所述信号发送DSP模块的控制接口通过低速总线连接所述微处理器，其输入接口连接所述第一数据流路由器的输出接口。
[0011 ]优选地，其还包括信号接收DSP模块，所述信号接收DSP模块具有一个控制接口及一个输出接口，所述信号接收DSP模块的控制接口通过低速总线连接所述微处理器，其输出接口连接所述第二数据流路由器的输入接口。
[0012]优选地，所述内存采用DRAM或SRAM芯片。
[0013]采用上述技术方案后，本发明与【背景技术】相比，具有如下优点:
[0014]1、本发明为DSP模块提供统一的接口，最大限度实现模块化设计。
[0015]2、最大限度提升了 DSP模块接口的吞吐量，以支持大量的数据交互。
[0016]3、构造可扩展的系统架构，可灵活地增加或者删减DSP模块。
[0017]4、可根据DSP的处理数据量，实现DSP总线带宽一总线逻辑资源互换。
【附图说明】
[0018]图1为本发明的结构示意图；
【具体实施方式】
[0019]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0020]实施例
[0021]请参阅图1，本发明公开了一种基于DMA的基带信号处理系统，包括高速总线1、低速总线2、DMA单元、路由单元、多个DSP模块5、微处理器6以及内存7，其中:
[0022]参考图1所示，高速总线I用于提供连接DMA单元、微处理器6、内存7的高速数据通路。低速总线2用于提供连接DSP模块5、微处理器6的低速数据通路。
[0023]DMA单元包括多个DMA读控制器31及多个DMA写控制器32，DMA读控制器31和DMA写控制器32通过高速总线I连接微处理器6和内存7，DMA读控制器31和DMA写控制器32连接路由单元。DMA读控制器31用于将指定内存7的数据搬移到数据流总线上;DMA写控制器32负责将数据流总线上的数据写入到内存7指定位置。DMA读控制器31和DMA写控制器32的数量根据DSP模块5的总带宽需求决定。DMA读控制器31和DMA写控制器32的数量越多，所能提供的总数据带宽也就越大，这可实现数据带宽与硬件资源的权衡折中。
[0024]路由单元用于数据流的路由，其包括第一数据流路由器41及第二数据流路由器42，第一数据流路由器41和第二数据流路由器42均具有多个输入接口和输出接口。第一数据流路由器41的输入接口连接DMA读控制器31，第二数据流路由器42的输出接口连接DMA写控制器32。第一数据流路由器41和第二数据流路由器42根据输入端数据流的目标地址字段把数据流路由到指定端口输出，具体来说，第一数据流路由器41完成DMA读控制器31到特定DSP模块5的数据分发，第二数据流路由器42完成多个DSP模块5数据到DMA写控制器32的复用。
[0025]DSP模块5具有一个控制接口、一个输入接口及一个输出接口，DSP模块5的控制接口通过低速总线2连接微处理器6，其输入接口连接第一数据流路由器41的输出接口，其输出接口连接第二数据流路由器42的输入接口。
[0026]DSP模块5是无线通信物理层信号处理的核心模块，具备高速的处理运算能力，它通常为用HDL编写好的硬件模块。多个DSP模块5分别实现了协议中不同部分的信号处理算法，比如自动增益控制(AGC)、信号定时、无线信道估计及