解回旋交错器与解回旋交错方法
【专利摘要】本发明揭露一种应用于处理多组回旋交错数据的解回旋交错器，该多组回旋交错数据包含多笔回旋交错数据，该多笔回旋交错数据是藉由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，经该回旋交错处理后每组未交错数据中相邻二笔数据对应一延迟深度差距，该L正整数，该解回旋交错器包含：一输入数据缓冲器，用来暂存该多组回旋交错数据；一存储器控制器，藉由将暂存于该输入数据缓冲器的该多组回旋交错数据存取于一存储器以进行解回旋交错处理，每笔被储存的该回旋交错数据的存储器地址是依据该笔数据所对应的一已延迟深度、该L的值与该延迟深度差距决定；以及一输出数据缓冲器，用来暂存自该存储器读出的多组解回旋交错数据。
【专利说明】
解回旋交错器与解回旋交错方法
技术领域
[0001]本发明是关于解交错器与解交错方法，尤其是关于解回旋交错器与解回旋交错方法。【背景技术】
[0002]通讯传输技术(例如正交分频多工(0FDM)无线传输技术)为了加强信号对于干扰的抵抗能力，会在传输端对信号施以时间交错(Time Interleaving)处理，并在接收端对信号施以时间解交错(Time De-1nterleaving)处理。时间交错处理的架构示意图如图1 所示，该架构100包含K个交错处理单元110,每一交错处理单元110有n。个输入端及n。个输出端，分别用来依据信号取样时钟依序接收与输出信号，且每个交错处理单元110的架构如图2所示，包含n。个路径，用来对信号施以交错处理。
[0003]上述交错处理单元110可采用回旋交错(Convolut1nal Interleaving)处理，其一实施例如图3所示，第1个输入端与输出端间有n。一 1个单位的延迟((n。一 1)D);第2 个输入端与输出端间有有n。一 2个单位的延迟((n。一 2) D);第n。一 1个输入端与输出端间有1个单位的延迟(D);以及第n。个输入端与输出端间没有延迟(Bypass)，其中每个单位的延迟依设计需求可以是I个信号周期或信号取样时钟，在此I为正整数。而在信号经过上述回旋交错处理的情况下，信号接收端会有一相对应的解回旋交错处理架构来执行解交错，该解回旋交错处理架构包含K个解交错处理单元，每个解交错处理单元同样依信号取样时钟来依序接收与输出信号，且具有与交错处理单元110相反的延迟安排，如图4 所示，每个解交错处理单元410的第1个输入端与输出端间没有延迟(Bypass);第1个输入端与输出端间有1个单位的延迟(D);第n。一 1个输入端与输出端间有n。一 2个单位的延迟((n。一 2)D);以及第n。个输入端与输出端间有n。一 1个单位的延迟((n。一 1)D)。
[0004]上述接收端各种单位的延迟可透过延迟缓冲器(Delay Buffer)来实现。一种目前技术是使用静态随机存取存储器(SRAM)来达到延迟缓冲器的功能，尽管SRAM存取速度快，但由于相当昂贵，故不利于成本效益；另有一种目前技术是使用共享的系统存储器来实现延迟缓冲器的功能，由于系统存储器通常是同步动态随机存取存储器(SDRAM)，价格相对地便宜，故可节省硬件成本，然而，此技术是依数据的接收顺序将数据连续地写入SDRAM 中(较早被写入的存储器地址较早被覆写)，该接收顺序因传送端的回旋交错处理的关系而未依数据的连续性来排序，因此在解回旋交错处理时，为还原数据的连续性，此技术经常需从不同列(Different Rows)的存储器地址来读取数据，也就是说，由于SDRAM的结构与存取方式的设计所致，当各笔作为解交错数据的数据储存于SDRAM中不同的列地址区域时，在第一次读取操作完成之后，需要进行一次预充电操作(precharge)以将第一次读取操作所对应的列地址区域关闭，然后再透过一次列开启操作(row active)将第二次读取操作所对应的列地址区域打开，如此，在多笔数据交错储存于不同的列位置区域时，所额外需要的预充电操作与列开启操作将会耗费大量存取时间，以进行不断的列存取转换(Row Accessing Change)上，综言之，此技术不但需要较长的解回旋交错处理时间，也会影响其它电路存取系统记忆体的存储器带宽。
【发明内容】
[0005]鉴于先前技术的不足，本发明的一目的在于提供一种解回旋交错器与解旋回交错方法，以改善先前技术。
[0006]本发明揭露一种应用于处理多组回旋交错数据的解回旋交错器，该多组回旋交错数据包含多笔回旋交错数据，该多笔回旋交错数据是藉由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，经该回旋交错处理后每组未交错数据中相邻二笔数据对应一延迟深度差距，该L正整数，该解回旋交错器的一实施例包含:一输入数据缓冲器，用来暂存该多组回旋交错数据；一存储器控制器，藉由将暂存于该输入数据缓冲器的该多组回旋交错数据存取于一存储器以进行解回旋交错处理，每笔被储存的该回旋交错数据的存储器地址是依据该笔数据所对应的一已延迟深度、该L的值与该延迟深度差距决定；以及一输出数据缓冲器，用来暂存自该存储器读出的多组解回旋交错数据。
[0007]本发明另揭露一种应用于处理多组回旋交错数据的解回旋交错器，该多组回旋交错数据包含多笔回旋交错数据，该解回旋交错器的一实施例包含:一输入数据缓冲器，用来暂存该多组回旋交错数据；一存储器控制器，藉由将暂存于该输入数据缓冲器的该多组回旋交错数据存取于一存储器以进行一解回旋交错处理，而得到多组解回旋交错数据，该存储器控制器将该多笔回旋交错数据中对应该多组解回旋交错数据中的同一组解回旋交错数据的多笔数据储存于该存储器中的多个同列记忆单位；以及一输出数据缓冲器，用来暂存自该存储器读出的该多组解回旋交错数据。
[0008]本发明亦揭露一种解回旋交错方法，用来处理多组回旋交错数据，该多组回旋交错数据包含多笔回旋交错数据，该解回旋交错方法的一实施例包含下列步骤:将该多组回旋交错数据存取于一存储器以进行解回旋交错处理，得到多组解回旋交错数据；其中该多笔回旋交错数据中对应该多组解回旋交错数据中的同一组解回旋交错数据的多笔数据储存于该存储器中的多个同列记忆单位。
[0009]有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。【附图说明】
[0010]图1为时间交错处理的架构示意图；
[0011]图2为图1的交错处理单元的架构示意图；
[0012]图3为采用回旋交错处理的交错处理单元的架构示意图；
[0013]图4为采用解回旋交错处理的解交错处理单元的架构示意图；
[0014]图5为本发明的解回旋交错器的一实施例的示意图；
[0015]图6a为先前技术的回旋交错处理单元处理未交错数据以输出回旋交错数据的示意图；
[0016]图6b为本发明的解回旋交错器处理回旋交错数据以输出解回旋交错数据的示意图；
[0017]图7为本发明的存储器存取控制器将数据存于动态随机存取存储器的示意图；
[0018]图8为先前技术的存储器存取控制器将数据存于动态随机存取存储器的示意图；
[0019]图9为本发明的存储器存取控制的一实施例的示意图；
[0020]图10为先前技术的存储器存取控制的示意图；
[0021]图11为本发明的解回旋交错方法的一实施例的示意图；以及
[0022]图12为本发明的解回旋交错方法的另一实施例的示意图。
[0023]符号说明
[0024]100时间交错处理的架构
[0025]110交错处理单元
[0026]410解交错处理单元
[0027]500解回旋交错器
[0028]510输入数据缓冲器
[0029]520存储器存取控制器[〇〇3〇] 530动态随机存取存储器 [〇〇31]540输出数据缓冲器
[0032]600旋回交错处理单元
[0033]610?640传输路径
[0034]S1110、S1120、S1210、S1220 步骤【具体实施方式】
[0035]本发明揭露了一种解回旋交错器(Convolut1nal De-1nterleaver)与解回旋交错方法，能够使用动态随机存取存储器来进行解交错以节省硬件成本，并能藉由适当选择数据存取的存储器地址来减少存储器列存取变换的次数，从而改善效能。
[0036]图5为本发明的解回旋交错器的一实施例的示意图，如图所示，本实施例的解回旋交错器500包含:一输入数据缓冲器510 ;—存储器存取控制器520用来控制一动态随机存取存储器530 (例如同步动态随机存取存储器(SDRAM))的数据存取；以及一输出数据缓冲器540。该输入数据缓冲器510例如是先进先出缓冲器(FIFO)或其等效装置，用来接收并输出多组回旋交错数据至动态随机存取存储器530,以做为存储器存取控制器520进行解交错运算时的输入数据缓冲，该多组回旋交错数据是藉由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，亦即该多组未交错数据的一第J组数据包含连续L笔数据，该L笔数据分别对应L种不同延迟深度(或说延迟时间)，其中同一组未交错数据内的相邻二笔数据所对应的一延迟深度差距为I个操作时钟(例如数据取样时钟或数据信号周期等)，该L、该J与该I为正整数，且该J对应上述多组未交错数据的分组传输顺序 (或上述多组回旋交错数据的分组接收顺序)，其中L种延迟深度中最大者为[(L-l) XI+Q] 个操作时钟，该Q为不小于0的整数，代表该L种延迟深度中最小者。输出数据缓冲器540 可以是先进先出缓冲器或其等效装置，用来接收来自动态随机存取存储器530的多组解回旋交错(Convolut1nal De-1nterleaved)数据，以做为存储器存取控制器520进行解交错运算时的输出数据缓冲。
[0037]举例来说，请参阅图6a，多组未交错数据依传输顺序是(A。，B。，C。，D。)、 (A〇 B1; D)、(A2, B2, C2, D2)、(A3, B3, C3, D3)、(A4, B4, C4, D4)、(A5, B5, C5, D5)、(A6, B6, C6, D6)等等，每组数据包含4(即L)笔数据，其中下标代表数据组号(即J)，A、B、C、D分别对应3、2、1、0个单位的延迟深度的不同笔数据与不同传输路径，每个单位的延迟深度例如是1个操作时钟，且同一组未交错数据内的相邻2笔数据(例如所对应的延迟深度差距为1(即I)个操作时钟，该些未交错数据经一回旋交错处理单元600 (包含3、2、1、0个单位等四种延迟深度(3D、2D、1D、Bypass)的四条传输路径610、620、630、640)处理后，依序变成多组回旋交错数据(X，X，X，D。)(X是指接收顺序更早的数据)、(X，XJmDi)、 (X，B。，Q，D2)、(A。，C2, D3)、％，B2, C3, D4)、(A2, B3, C4, D5)、(A3, B4, C5, D6)等等，亦即输入数据缓冲器510所接收到的回旋交错数据，其进一步被输入至动态随机存取存储器530以进行解交错运算。
[0038]承上述，为还原数据的连续性(亦即将回旋交错数据还原成未交错(解交错)数据)，存储器存取控制器520会因应回旋交错处理单元600 (或其等效单元)所对应的3、 2、1、0个单位等四种延迟深度来执行解交错，请参阅图6b，其为本发明的解回旋交错器500 处理回旋交错数据以输出解回旋交错数据的示意图，其中历经3个单位延迟深度的回旋交错数据是直接输出(Bypassed)(即无延迟输出，前提是最小延迟深度Q为0,若Q不为0,所有回旋交错数据均会延迟输出)，其它回旋交错数据则延迟输出(Non-bypassed)，此时存储器存取控制器520会决定延迟输出的回旋交错数据于动态随机存取存储器530中的存储器地址，每笔被储存的回旋交错数据的存储器地址与该笔数据所对应的已延迟深度(本例中为3、2或1个单位的延迟深度)、前述L(每组数据笔数或说延迟深度态样总数)的值 (本例中为4)、前述J (未交错数据的数据组号)的值(本例中以该笔数据的下标来表示) 以及前述1(延迟深度差距)的值(本例中为1)相关。更详细地说，如图5?6b所示，在传送端回旋交错处理单元600所输出的多组回旋交错数据(X，X，X，D。)、(X，XJmDi)、 (X，B。，Q，D2)、(A。，Bn C2, D3)、％，B2, C3, D4)、(A2, B3, C4, D5)、(A3, B4, C5, D6)等等于接收端依序被输入解回旋交错器500,并被存储器存取控制器520所存取，每组数据的第1笔(在本例中，即为图6b中的X、X、X的部分，对应在接收端为最小延迟深度为0个单位的部分，对应在传送端为最大已延迟深度的部分)被直接输出至输出数据缓冲器540,其余数据可依序被存取于动态随机存取存储器530的(L-l) X (L-1)个数据储存单位中(或者 LXL个数据储存单位中的(L-l)X(L-l)个单位中，每个单位可储存一笔回旋交错数据，其中减数1代表同组交错数据中直接输出而无需储存单位的数据，在本例中为(L-l) X (L-1) =3X3) 〇
[0039]请参考图7,于第一时间单位(例如是一段时间或包含多个时间点)T1时，3X3个数据储存单位中的第一行(column)数据(口，□，口)( □是指储存顺序更早的数据)被读出后，与输入数据中的第一组交错数据中的第一笔数据“X”对齐，共同做为第一组解回旋数据(X，□，口，口)以输出；输入数据中的第一组交错数据的其它笔数据(X，X，D。) 被写入，且对应第B、C、及D笔数据所预定的储存位置的排数。
[0040]于第二时间单位T2时，3X3个数据储存单位中的第二行数据(X，□，口)被读出后，与输入数据中的第二组交错数据中的第一笔数据“ X ”对齐，共同做为第二组解回旋交错数据(X，X，□，口)以输出；输入数据中的第二组交错数据的其它笔数据(XJmDi) 被写入，且对应第B、C、及D笔数据所预定的储存位置的排数。
[0041]于第三时间单位T3时，3X3个数据储存单位中的第三行数据(X，X □)被读出后，与输入数据中的第三组交错数据中的第一笔数据“ X ”对齐，共同做为第三组解回旋交错数据(X，X，X，□)以输出；输入数据中的第三组交错数据的其它笔数据(BmCDDj被写入，且对应第B、C、及D笔数据所预定的储存位置的排数。
[0042]于第四时间单位T4时，3X3个数据储存单位中的第一行数据出。，(:。，0。)被读出后，与输入数据中的第四组交错数据中的第一笔数据“A。”对齐，共同做为第四组解回旋交错数据以输出；输入数据中的第四组交错数据的其它笔数据被写入，且对应第B、C、及D笔数据所预定的储存排数。其余第五至第七时间单位T5?T7及其后的时间单位的存取可依上述说明类推。
[0043] 承上述，对应3个已延迟深度的数据&会被直接输出，对应2个已延迟深度的数据 Bj的储存地址位于3X3个数据储存单位中的第1排第{[J mod(L-l)] XI+1}个位置(mod 代表取余运算)，对应1个已延迟深度的数据(^的储存地址位于3 X 3个数据储存单位中的第2排第{[J mod (L-1)]X 1+1}个位置，对应0个已延迟深度的数据h的储存地址是位于 3X3个数据储存单位中的第3排第{[J mod (L-1)]XI+1}个位置，其中每笔数据所处的排数是最大延迟深度的数值(本例中为3)减去该笔数据的已延迟深度的数值，根据上述，本实施例令每个存取地址的数据在被覆写前就已被读出，并且透过交错的读出地址、写入地址及额外预留的储存单位以模拟延迟缓冲元件的行为并使读取地址对齐于同列存取的地址。请注意，上述用语“行”、“排”、“位置”等描述用语是用来表示存取地址间的相对关系， 非限定于存储器530的实体电路关系。
[0044] 请注意，前述存储器存取控制器520在储存一第一回旋交错数据(例如图7的数据(:2)之前，读出一第二回旋交错数据(例如图7的数据C。)，该第一与第二回旋交错数据属于该多笔回旋交错数据的延迟输出的数据、对应同样的已延迟深度以及分别储存于该动态随机存取存储器530中的不同地址(如图7所示)，且该存储器存取控制器520在读出该第二回旋交错数据之后与写入该第一回旋交错数据之前，所读出的n笔该回旋交错数据(例如图7的数据D。，此时第一与第二回旋交错数据为C2、C。)所对应的已延迟深度与该第一与第二回旋交错数据所对应的已延迟深度不同，该n为不小于零的整数。
[0045]为便于了解本发明与先前技术的差异，图8绘示了先前技术中的存储器存取方式，与图7相同的多组回旋交错数据(X，X，X，D。)、(X，XAA)、(XJ^C^DJ、 (A。，Bi，C2, D3)、％，B2, C3, D4)、(A2, B3, C4, D5)、(A3, B4, C5, D6)中的 &数据会被直接输出而其余数据会依存储器地址的连续性被存取，简言之，根据已知技术的实施方式，每个存取地址的数据在同一个时间单位(例如图8的时间单位T1?T7的任一)时，已知技术会对同一存取位置进行先读后写的操作，藉以模拟延迟缓冲元件的行为；因此根据已知技术的实施方式， 所有的读取地址随着写入地址一起转换行与排的位置。由于此部分属于已知技艺，详细说明在此予以节略。
[0046] 在实际应用上，每组回旋交错/解回旋交错数据(或说第J组回旋交错/解回旋交错数据)的笔数通常大于前述例子的笔数，举图9为例，当每组数据的笔数为32(即L =32)，最小与最大延迟深度分别为0与31个单位的延迟，连续二笔数据的延迟深度差距为1个单位的延迟(即I = 1)，依据本发明用来储存数据的SDRAM的数据储存单位可为 (L-l)X(L-l) = 31X31单位(或说LXL = 32X32单位中的31X31个单位)，在上述设定下，本发明在写入第J组(L-1) = 31笔回旋交错数据(于图9中标记为w)前，会直接输出(Bypass) 1笔第J组回旋交错数据中的一笔(于图9中标记为b，其同时也属于第J组解回旋交错数据)以及读出(L-l) = 31笔回旋交错数据(于图9中标记为r)，藉此将该 32笔数据做为一组解回旋数据来输出，若本例中SDRAM的同列存取(Same Row Accessing) 最大深度等于L = 32(亦即有32笔数据可于同一列进行存取，无需进行列存取转换(Row Access Change))，且同一列的32笔数据系容纳于一同列存取记忆单位(简称为Tile，包含 4 X 8 = 32个数据储存单位)中，贝1J图9需要4 X 8个Tile (如图9的粗框线所界定的Tile 11、Tile 12、…、Tile 83、Tile 84)来进行数据存取，此时输出第J组解回旋交错数据所需的列存取转换次数为4(即包含r的Tiles 11、12、13及14的数目)，另外，写入(L-1)= 31笔回旋交错数据以做为后续被读出的其他不同组的(L-1)笔解回旋交错数据的列存取转换次数为9(即包含w的Tiles 11、21、32、42、53、63、74、84及14的数目)，因此本发明在产生第J组解回旋交错数据的存取操作中，总列存取转换次数为4+9= 13次。上述每个同列存取记忆单位储存第J组解回旋交错数据所对应的回旋交错数据的一部分，且每该部分的回旋交错数据的传输顺序是相连续的。
[0047]请注意，上例中，LXL = 32X32个数据储存单位构成M(4X8 = 32)个Tile，且每个Tile可储存(LXL/M) = 32X32/32 = 32笔回旋交错数据，其中N= 32/8 = 4个Tile 被存储器存取控制器(例如图5的控制器520)用来读取第J组(L-1) = 31笔回旋交错数据，且在该31笔数据被读取前，该些数据中的[(L/N)-l] = [(32/4)-1] =7笔储存于一同列存取记忆单位中(如图9的Tile 11)，另外(N-1)L/N = (4-1)32/4 = 24笔平均储存于 (N-1) =3个同列存取记忆单位中(如图9的Tiles 12、13、及14)。另请注意，请继续参阅图9,按数据的阅读顺序而言，上述第J组L = 32笔解回旋交错数据的第1笔被直接输出，其余(L-1) = 31笔数据的第k笔数据是从第(\，yj个Tile中被读出，其中k为1到(L-1) 整数的其中之一，&代表数据读取时Tile的横向位置(亦即xwS 1到L/Tc(本例中L/Tc =32/4 = 8)整数的其中之一)，I代表数据读取时Tile的纵向位置(亦即y i到L/ TR(本例中L/TR=32/8 = 4)整数的其中之一)，更精确地说，xr= int{{[J mod(L-l)] XI}/ Tc}+1，int (k/T R)+1，int是指取整数运算；另外，按数据的接收顺序而言，上述第J组L =32笔回旋交错数据的第1笔(同时也是第J组解回旋交错数据的第1笔)被直接输出， 其余(L-1) = 31笔数据的第k笔数据是储存于第(xw，yw)个Tile中，其中xw代表数据写入时Tile的横向位置(亦即\为1到L/T c= 32/4 = 8整数的其中之一)，y w代表数据写入时Tile的纵向位置(亦即7?为1到L/T R= 32/8 = 4整数的其中之一)，更精确地说， xw= int{[k+{[J mod(L-l)]XI}]/Tc}+l，yw= int(k/TR)+l。需注意的是，上述 J、L、k、1、 TR、1等参数的数值范例以及Tile的划分及起始点等是供了解本发明之用，本领域人士可依其需求决定该些参数的值及Tile的安排规划。
[0048]承上述，在同样的每组数据的笔数、延迟深度与延迟深度差距的设定下，先前技术的存取情形如图10所示，由图可知，先前技术利用16个Tile (大小同为32个数据储存单位，形状仅为示意)来进行存取，输出第J组解回旋交错数据所需的列存取转换次数为 15 (即包含r的Tile数目)，写入回旋交错数据以做为后续被读出的其他不同组解回旋交错数据的列存取转换次数同为15 (即包含w的Tile数目)，因此先前技术在产生第J组解回旋交错数据的存取操作中，总列存取转换次数为15+15 = 30次，远高于本发明的13次， 此意味着本发明的存取效能远优于先前技术。由于图10所示的数据存取方式系属习知，其细节在此予以省略。
[0049]除上述装置发明外，本发明亦揭露一种解回旋交错方法，藉由一动态随机存取存储器的M个同列存取记忆单位来处理多组回旋交错数据，该多组回旋交错数据同样是藉由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，该多组未交错数据的第J组包含连续L笔数据，该第J组L笔数据分别对应L种不同延迟深度，该L与 J为正整数，且J的数值大小对应该多组未交错数据的分组传输顺序，在上述设定下，本方法的一实施例如图11所示，包含下列步骤:
[0050]步骤S1110:将该多组回旋交错数据的延迟接收的数据写入一动态随机存取存储器的M个同列存取记忆单位中，其中连续二笔被写入的该回旋交错数据的存储器地址不连续，该多组回旋交错数据的L笔回旋交错数据中的(L-1)笔被写入于该M个同列存取记忆单位中的Nw个同列存取记忆单位中，该M为大于1的整数，且该Nw为不大于该M的正整数。 本例中，上述(L-1)笔回旋交错数据分散储存于Nw个同列存取记忆单位中，其中每个同列存取记忆单元所储存的第J组回旋交错数据笔数不大于[int ((L-1) /Nw) +1]，int代表取整数；另外，连续二笔回旋交错数据所对应的一延迟深度差距为I个操作时钟，且每笔回旋交错数据的存储器地址是依据该L、J、I的值来决定。
[0051]步骤S1120:输出该L笔回旋交错数据中的一笔以做为一组解回旋交错数据中的一笔，以及透过至多Nr次列存取转换来读取Nr个同列存取记忆单位中的(L-1)笔该回旋交错数据以做为该组解回旋交错数据中的(L-1)笔，其中该Nr个同列存取记忆单位包含于该M个同列存取记忆单位中，该Nr为不大于该M的正整数。本例中，Nw大于Nr。
[0052]本发明的解回旋交错方法的另一实施例如图12所示，藉由一动态随机存取存储器的M个同列存取记忆单位来处理多组回旋交错数据，该多组回旋交错数据是藉由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，该多组回旋交错数据对应L种不同延迟深度，该L为正整数，在上述前提下，本实施例包含下列步骤:
[0053]步骤S1210:将上述多组回旋交错数据的延迟接收的数据写入一动态随机存取存储器的M个同列存取记忆单位中，其中连续二笔被写入的该回旋交错数据的存储器地址不连续，该M为大于1的整数。本例中，连续二笔回旋交错数据所对应的延迟深度差距为I个操作时钟，该多组未交错数据的分组传输顺序为J (或说每组/每笔回旋交错数据对应一分组接收顺序J)，且每笔回旋交错数据的存储器地址是依据该L、J、I的值来决定，其中I与 J为正整数。
[0054]步骤S1220:透过至多Nr次列存取转换来读取该M个同列存取记忆单位所储存的 (L-1)笔回旋交错数据以做为一组解回旋交错数据中的(L-1)笔数据，该Nr为不大于M的正整数。上述(L-1)笔数据中，有[(L/Nr)-1]笔数据储存于一同列存取记忆单位中，其它 (Nr-1)L/Nr笔数据平均储存于(Nr-1)个同列存取记忆单位中。
[0055]综上所述，本发明的解回旋交错器与方法能够使用动态随机存取存储器来进行解交错以节省成本，并能藉由适当决定数据存取的存储器地址来减少存储器列存取变换的次数，从而提尚效能。
[0056]虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。
【主权项】
1.一种应用于处理多组回旋交错数据的解回旋交错器，该多组回旋交错数据包含多笔 回旋交错数据，该多笔回旋交错数据是藉由对多组未交错数据施以一回旋交错处理而成， 每组未交错数据包含L笔数据，经该回旋交错处理后每组未交错数据中相邻二笔数据对应 一延迟深度差距，该L正整数，该解回旋交错器包含:一输入数据缓冲器，用来暂存该多组回旋交错数据；一存储器控制器，藉由将暂存于该输入数据缓冲器的该多组回旋交错数据存取于一存 储器以进行解回旋交错处理，每笔被储存的该回旋交错数据的存储器地址是依据该笔数据 所对应的一已延迟深度、该L的值与该延迟深度差距决定；以及一输出数据缓冲器，用来暂存自该存储器读出的多组解回旋交错数据。2.如权利要求1项所述的解回旋交错器，其特征在于，每组未交错数据对应一分组传 输顺序J，且每笔被储存的该回旋交错数据的存储器地址更依据该J值决定。3.如权利要求1项所述的解回旋交错器，其特征在于，延迟深度差距为I个操作时钟， 该I为正整数，该回旋交错数据延迟深度中最大者为[(L-l) X I+Q]个操作时钟，该Q为不 小于〇的整数，代表延迟深度中最小者。4.如权利要求1项所述的解回旋交错器，其特征在于，该存储器控制器利用该存储器 中至少(L-l)X(L-l)个数据储存单位来存取该多组回旋交错数据，每个数据储存单位可 储存一笔该回旋交错数据。5.如权利要求4项所述的解回旋交错器，其特征在于，该LXL个数据储存单位构成M 个同列记忆单位，且每该同列记忆单位可储存(LXL/M)笔该回旋交错数据，该M为大于1 的正整数。6.如权利要求5项所述的解回旋交错器，其特征在于，该存储器控制器利用N个该同列 记忆单位来读取(L-1)笔该回旋交错数据以做为该多组解回旋交错数据的一组的(L-1)笔 数据，且该(L-1)笔回旋交错数据中，有[(L/N)-l]笔该回旋交错数据储存于该N个同列记 忆单位的一者，另有(N-1)L/N笔该回旋交错数据储存于该N个同列取存记忆单位的(N-1) 个同列记忆单位里，该N为不大于该M的正整数。7.如权利要求1项所述的解回旋交错器，其特征在于，该存储器控制器利用该存储器 中的N个同列记忆单位来读取(L-1)笔该回旋交错数据以做为该多组解回旋交错数据的一 组的(L-1)笔数据，且该(L-1)笔回旋交错数据中，有[(L/N)-l]笔回旋交错数据储存于 该N个同列记忆单位的一者，另有(N-1) L/N笔回旋交错数据储存于N个该同列记忆单位的 (N-1)个同列记忆单位里，该N为正整数。8.—种应用于处理多组回旋交错数据的解回旋交错器，该多组回旋交错数据包含多笔 回旋交错数据，该解回旋交错器包含:一输入数据缓冲器，用来暂存该多组回旋交错数据；一存储器控制器，藉由将暂存于该输入数据缓冲器的该多组回旋交错数据存取于一存 储器以进行一解回旋交错处理，而得到多组解回旋交错数据，该存储器控制器将该多笔回 旋交错数据中对应该多组解回旋交错数据中的同一组解回旋交错数据的多笔数据储存于 该存储器中的多个同列记忆单位；以及一输出数据缓冲器，用来暂存自该存储器读出的该多组解回旋交错数据。9.如权利要求8项所述的解回旋交错器，其特征在于，该多笔回旋交错数据是藉由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，经该回旋交错 处理后每组未交错数据中相邻二笔数据对应一延迟深度差距，该延迟深度差距为I个操作 时钟，该L及该I为正整数，该多笔回旋交错数据中延迟深度最大者为[(L-l) X I+Q]个操 作时钟，该Q为不小于〇的整数，代表该延迟深度中最小者。10.如权利要求8项所述的解回旋交错器，其特征在于，该存储器控制器利用该存储器 中的至少(L-l)X(L-l)个数据储存单位来存取该多组回旋交错数据，每个数据储存单位 可储存一笔该回旋交错数据。11.如权利要求8项所述的解回旋交错器，其特征在于，该多组未交错数据的分组传输 顺序为J，每笔该回旋交错数据的存储器地址是依据该笔数据所对应的一已延迟深度、该L 的值、该延迟深度差距与该J的值决定。12.—种解回旋交错方法，用来处理多组回旋交错数据，该多组回旋交错数据包含多笔 回旋交错数据，该解回旋交错方法包含下列步骤:将该多组回旋交错数据存取于一存储器以进行解回旋交错处理，得到多组解回旋交错 数据；其中该多笔回旋交错数据中对应该多组解回旋交错数据中的同一组解回旋交错数据 的多笔数据储存于该存储器中的多个同列记忆单位。13.如权利要求12项所述的解回旋交错方法，其特征在于，该多组解回旋交错数据中 每组解回旋交错数据对应该多笔回旋交错数据中的L笔回旋交错数据，而该L笔回旋交错 数据中的(L-1)笔回旋交错数据储存于该存储器中的N个同列记忆单位，且该(L-1)笔回 旋交错数据中的[(L/N)-l]笔该回旋交错数据储存于该N个同列记忆单位的一者，该(L-1) 笔回旋交错数据中其余的部分分散储存于该N个同列取存记忆单位的(N-1)个同列记忆单 位，该L与N为正整数。14.如权利要求12项所述的解回旋交错方法，其特征在于，该多笔回旋交错数据是藉 由对多组未交错数据施以一回旋交错处理而成，每组未交错数据包含L笔数据，经该回旋 交错处理后每组未交错数据中相邻二笔数据对应一延迟深度差距，该延迟深度差距为I个 操作时钟，该L及该I为正整数，该多笔回旋交错数据中延迟深度最大者为[(L-1) X I+Q] 个操作时钟，该Q为不小于0的整数且代表该延迟深度中最小者。15.如权利要求14项所述的解回旋交错方法，其特征在于，将该多组回旋交错数据存 取于该存储器以进行解回旋交错处理的步骤中，每笔被储存的该回旋交错数据的存储器地 址依据该笔数据所对应的一已延迟深度、该L的值与该I的值决定。16.如权利要求15项所述的解回旋交错方法，其特征在于，每组未交错数据对应一分 组传输顺序J，且每笔被储存的该回旋交错数据的存储器地址更依据该笔数据所对应的该 J的值决定。17.如权利要求12项所述的解回旋交错方法，其特征在于，该多组解回旋交错数据 中每组解回旋交错数据对应该多组回旋交错数据中的L笔回旋交错数据，而将该多组回 旋交错数据存取于该存储器以进行解回旋交错处理的步骤中，利用该存储器中的至少 (L-1) X (L-1)个数据储存单位。18.如权利要求12项所述的解回旋交错方法，其特征在于，该多组解回旋交错数据中 每组解回旋交错数据对应该多组回旋交错数据中的L笔回旋交错数据，而将该多组回旋交错数据存取于该存储器以进行解回旋交错处理的步骤中，利用该存储器中的M个同列记忆 单位来储存，且该M个同列记忆单位由LX L个数据储存单位所构成。
【文档编号】H04L27/26GK105991505SQ201510088389
【公开日】2016年10月5日
【申请日】2015年2月26日
【发明人】王俊杰
【申请人】晨星半导体股份有限公司