一种并行数据同步采集装置的制造方法
【专利摘要】一种并行数据同步采集装置，包括时钟单元、至少两个采集硬核和采集控制单元，所述时钟单元的第一输出端分别与所述至少两个采集硬核的时钟输入端和所述采集控制单元的时钟输入端相连，所述至少两个采集硬核的状态反馈输出端均与采集控制单元的采集状态输入端相连。本发明以同一时钟源作为定时通过多个采集硬核实现数据的同步采集，做到了硬件级别的完全同步，保证了稳定的采集时间，提高了数据同步性，从而提高了数据的传输效率和准确性。
【专利说明】
一种并行数据同步采集装置
技术领域
[0001]本发明涉及一种并行数据同步采集装置，属于全双工同步通信技术领域。【背景技术】
[0002]在数据采集领域有多种用于采集的通讯协议，随着科技的发展BISS (Bidirect1nal Synchronous Serial，双向同步串行接口)-C协议以其开放性、便捷性、高速性以及稳定性逐渐成为主流。目前在BISS-C协议采集板卡中，多数采用高速串行同步方案，即在一个定时周期内对多个通道进行顺序采集，进而得到相对同步数据。现阶段界定实时控制系统的周期为lms，采用高速串行同步方案的采集周期多为200ys，故在200ys内需顺序采集5个传感器数据，由于每两数据间存在着至少一个传感器到板卡间的采集时差，故对于定时周期就是200沾的控制系统来说，采集数据占去了全部的时间，其无法进行其他的工作，并且导致各通道采集的数据同步性差，进而影响数据的传输效率和准确性。
【发明内容】
[0003]本发明提供了一种并行数据同步采集装置，以解决现有的高速串行同步方案导致的数据同步性差的问题，为此本发明采用如下的技术方案:
[0004] —种并行数据同步采集装置，包括时钟单元、至少两个采集硬核和采集控制单元， 所述时钟单元的第一输出端分别与所述至少两个采集硬核的时钟输入端和所述采集控制单元的时钟输入端相连，所述至少两个采集硬核的状态反馈输出端均与采集控制单元的采集状态输入端相连。
[0005]本发明所述的并行数据同步采集装置以同一时钟源作为定时通过多个采集硬核实现数据的同步采集，做到了硬件级别的完全同步，保证了稳定的采集时间，提高了数据同步性，从而提高了数据的传输效率和准确性。【附图说明】
[0006]图1为本发明实施例所述的一并行数据同步采集装置的结构示意图；
[0007]图2为本发明实施例所述的一并行数据同步采集装置中一路BISS-C采集硬核的结构示意图；
[0008]图3应为各BISS-C采集硬核的协调、调度、控制单元结构示意图。【具体实施方式】
[0009]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0010]本【具体实施方式】提供了一种并行数据同步采集装置，如图1所示，包括:
[0011]时钟单元110、至少两个采集硬核120和采集控制单元130,所述时钟单元110的第一输出端分别与所述至少两个采集硬核120的时钟输入端和所述采集控制单元130的时钟输入端相连。控制单元130输出控制信号给采集硬核120的输入端，120反馈数据采集状态给控制单元130。
[0012]具体地，时钟单元110为通过时钟发生器产生的基准时钟信号的单元，本发明实施例不对其具体型号进行限定，只要可以输出基准时钟信号即可。
[0013]进一步地，采集硬核120为BISS-C(双向同步串行接口)采集硬核，每路BISS-C采集硬核的结构示意图如图2所示，每路BISS-C采集硬核分别包括同步接收信号的开始信号端口 start、时钟输入端melk、复位信号端口 rst、延迟时钟信号端口 elk和busy信号输出端 busy 〇
[0014]本【具体实施方式】还提供了一种并行数据同步采集控制装置130,如图3所示，包括: 五路采集硬核310、每路采集硬核的131187信号输出端1311871、1311872、1311873、1311874和1311875，每路采集硬核的busy信号输出端均为或非门320的输入端，所述或非门320的输出端snrdtrdy 与采集控制单元330的数据输入端相连，其中采集控制单元330包括D触发器3301、低电平触发器3302和复位计时器3303,或非门320的输出端与D触发器3301的输入端相连，D触发器 3301的输出端与PCIE(夕卜设部件快速互联标准，Peripheral Component Interconnect Express)总线发送的采集信号端snrsen均为与门3304的输入端，与门3304的输出端与低电平触发器3302的第一输入端相连，低电平触发器3302的输出端与复位计时器3303的输入端相连，复位计时器3303的输出端与低电平触发器3302的第二输入端相连。D触发器3301可以是两个串联的D触发器。作为可选的，PCIE总线发送的采集信号是用户程序根据系统需求或用户要求发送给PCIE总线的。[〇〇15]如图2所示的并行数据同步采集装置的工作原理如下:[〇〇16]两个D触发器3301将busy信号输出端进行或非处理后的信号延迟两个时钟的触发信号该触发信号需与用户程序发来的使能信号进行与处理，故如果用户程序发来的使能信号为0,则无论触发信号是多少均无法触发，如果用户程序发来的使能信号为1，则低电平触发器3302(inst23)控制权交由五路采集硬核310的busy信号进行或非处理后延迟两个时钟的触发信号来控制，当五路采集硬核310的busy信号中有一路为1时，snrdtrdy信号就为0， 即进入inst23的时钟信号时钟为0。其中，snrdtrdy信号是为了协调start信号，当五路采集硬核310在采集过程中不发送start信号，当五路采集硬核310进入等待开始命令后，即全部 busy信号为0时，snrdtrdy输出为1，才会发送start信号。[〇〇17]五路采集硬核310内新的一次采集开始，首先SL0连续3个定时周期为高电平后，检测start信号，如果start信号为1则进行后续读取操作，如果start信号为0则继续等待 start命令，在等待start命令时的状态为resetst状态，在该状态时busy信号输出为0;离开该状态输出为1，即忙时为1，空闲时为0。[0〇18]当五路采集硬核310的busy信号全部为0时，经过或非处理后输出信号snrdtrdy为 1，只要有一路处在忙的状态其输出就为〇,经过两个D触发器3301后，跟snrsen信号进行与处理；inst23检测到输入时钟信号上升沿后输出start信号为1，五路采集硬核310接收到 start信号为1后，同时开始进行后续该周期的采集任务。其中，snrsen信号为用户程序经由 PCIE总线发送的开始采集信号，当snrsen信号为1时表示正在采集，当snrsen信号为0时后续采集回路没有使能信号；Start信号是发送给五路采集硬核310的使能信号，复位计时器 3303( ipm_counter9)用来触发inst23的复位信号，每次发出一个start信号后计数器开始计数。[〇〇19]inst23的CLRN信号为低电平触发，所以Rst为0时将复位start变为0。[0〇2〇]当ipm_counter9到达计时时间后两个D触发器3301复位，start信号变为0。如此循环进行米集。[0021 ]当五路采集硬核310全部进入等待start状态后经过上述步骤同时获得start信号，五路采集硬核310再以完全相同的方式，同样的时钟对数据进行采集，这样就实现了五路BISS信号采集硬件级同步。
[0022]图3中的inst22、inst26、inst30、inst31和inst32均为保护性器件，例如，非门、或门等。
[0023]以上所述，仅为本发明较佳的【具体实施方式】，但本发明的保护范围并不局限于此， 任何熟悉本技术领域的技术人员在本发明实施例揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。
【主权项】
1.一种并行数据同步采集装置，其特征在于，包括时钟单元、至少两路采集硬核和采集 控制单元，所述时钟单元的第一输出端分别与所述至少两路采集硬核的时钟输入端和所述 采集控制单元的时钟输入端相连，所述至少两个采集硬核的状态反馈输出端均与采集控制 单元的采集状态输入端相连。2.根据权利要求1所述的并行数据同步采集装置，其特征在于，所述采集硬核为双向同 步串行接口 BISS-C采集硬核，每路BISS-C采集硬核分别包括同步接收信号的开始信号端 口、复位信号端口和延迟时钟信号端口。3.根据权利要求2所述的并行数据同步采集装置，其特征在于，每路BISS-C采集硬核的 busy信号输出端均与采集控制单元中的或非门的输入端相连。4.根据权利要求3所述的并行数据同步采集装置，其特征在于，所述采集控制单元包括 D触发器、低电平触发器和复位计时器，或非门的输出端与D触发器的输入端相连，D触发器 的输出端与外设部件快速互联标准PCIE总线发送的采集信号端均为与门的输入端，与门的 输出端与低电平触发器的第一输入端相连，低电平触发器的输出端与复位计时器的输入端 相连，复位计时器的输出端与低电平触发器的第二输入端相连。5.根据权利要求4所述的并行数据同步采集装置，其特征在于，所述D触发器是两个串 联的D触发器。
【文档编号】H04J3/06GK106027192SQ201610480296
【公开日】2016年10月12日
【申请日】2016年6月27日
【发明人】董彦良, 张卯瑞
【申请人】哈尔滨明快机电科技有限公司