数据接收器、数据接收系统和数据传输系统的制作方法
【专利说明】
【技术领域】
[0001]本实用新型涉及数据传输领域，特别涉及一种数据接收器、数据接收系统和数据传输系统。
【【背景技术】】
[0002]随着电子行业技术的发展，特别是在传输接口的发展上，IEEE1284被USB(Universal Serial Bus)接口取代，PATA(Parallel Advanced TechnologyAttachment)被 SATA (Serial Advanced Technology Attachment)取代，PCI (PeripheralComponent Interconnect)被PC1-Express所取代，无一都证明了传统并行接口的速度已经达到一个瓶颈了，取而代之的是速度更快的串行接口，于是原本用于光纤通信的SerDes (SERDES是SERializer(串行器)/DESerializer (解串器)的简称)技术成为了为高速串行接口的主流。串行接口主要应用了差分信号传输技术，具有功耗低、抗干扰强，速度快的特点，理论上串行接口的最高传输速率可达到1Gbps以上。
[0003]图1示出了现有的一种SerDes数据传输系统，其包括数据发射器100、时钟产生器200、第一数据接收器310、第二数据接收器320、第三数据接收器330。每个数据接收器可以被称为一个数据接收通道，因此该数据传输系统也可以被称为多通道数据传输系统，多个通道接收到的数据之间需要相互同步。
[0004]所述时钟产生器200产生参考时钟信号ref_clk，并将该参考时钟信号ref_clk提供给数据发射器100。所述数据发射器100中的锁相环PLL根据该参考时钟信号产生所述发送时钟信号，并基于发送时钟信号将待传输数据进行调制后发出，发出的输出传输信号RXP/N被提供给各个数据接收器，其中信号RXP/N_1被提供给第一数据接收器，信号RXP/N_2被提供给第二数据接收器，信号RXP/N_3被提供给第三数据接收器。该参考时钟信号亦被作为恢复参考时钟信号Rec_ref_clk被提供给各个数据接收器，其中Rec_ref_clk_l提供给数据接收器310，Rec_ref_clk_2提供给数据接收器320，Rec_ref_clk_3提供给数据接收器330。该参考时钟信号ref_clk经过延迟器的一定的延迟后被作为系统时钟信号sys_elk被提供给各个数据接收器。
[0005]每个数据接收器包括数据接收单元SerDes RX以及数据包同步电路。所述数据接收单元SerDes RX基于接收到的恢复参考时钟信号Rec_ref_clk产生多个采样时钟信号，利用所述多个采样时钟信号采样由数据发射器100发过来的数据传输信号得到一系列串行的接收数据，并将所述串行的接收数据转换为并行的接收数据。所述数据包同步电路基于所述系统时钟信号并行的接收数据进行数据包同步。
[0006]目前SerDes多通道数据同步通常靠数据缓冲器来实现。它通常利用传输数据中多余的同步信息来对齐各通道的数据传输。这种同步方式加大了数据传输的延时，且增加了芯片或系统设计的复杂度，在一定程度上也减小了数据传输的有效速率。此外，传统的SerDes数据接收器的串并转换的转换时钟是固定的，不能有效地通过干预数据传输的延迟。由于锁相环PLL的时钟和恢复的时钟的变化是随机的，所以每两个通道的数据时间差没法得到保证。
[0007]如图2所示，其示意出了图1中的各个数据接收器的数据接收单元得到的串行数据和恢复时钟信号Rec_clk的时序图。如图2所示的，第一数据接收器的数据接收单元得到的数据RX_data_l为0123，0123，……，而第二数据接收器的数据接收单元得到的数据RX_data_2为012，3012，3012，3012，……，而第三数据接收器的数据接收单元得到的数据RX_data_3为01，2301，2301，2301，……。第一数据接收器的数据接收单元得到的数据RX_data_l和第二数据接收器的数据接收单元得到的数据RX_data_2之间相差I位，第二数据接收器的数据接收单元得到的数据RX_data_2和第三数据接收器的数据接收单元得到的数据RX_data_3之间相差I位，第一数据接收器的数据接收单元得到的数据RX_data_l和第三数据接收器的数据接收单元得到的数据RX_data_3之间相差2位。
[0008]因此，有必要提供一种改进的技术方案来克服上述问题。
[0009]【本【实用新型内容】】
[0010]本实用新型的目的之一在于提供一种数据接收器，其可以提高其接收到的数据与其它通道中接收到的数据同步性。
[0011]本实用新型的目的之二在于提供一种数据接收系统，其具有多个并行的数据接收通道，并能提高各个数据接收通道接收到的数据之间的同步性。
[0012]本实用新型的目的之三在于提供一种数据传输系统，其具有多个并行的数据接收通道，并能提高各个数据接收通道接收到的数据之间的同步性。
[0013]为了解决上述问题，根据本实用新型的一个方面，本实用新型提供一种数据接收器，其包括:采样时钟产生电路，其根据接收到的恢复参考时钟信号产生多个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位差；串行数据采样电路，其利用所述多个采样时钟信号采样由数据发射器发过来的数据传输信号得到一系列串行的接收数据；时钟选择电路，其根据接收到的系统时钟信号从所述多个采样时钟信号中选择一个合适的采样时钟信号作为串并转换时钟信号；串并转换电路，其根据所述串并转换时钟信号将来自所述串行数据采样电路的串行的接收数据转换为并行的接收数据。
[0014]进一步的，所述时钟选择电路包括:选择逻辑电路，其将所述多个采样时钟信号与接收到的系统时钟信号进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的采样时钟信号的选通信号；时钟选通电路，其接收多个采样时钟信号，并根据选择逻辑电路输出的选通信号选通与相应的采样时钟信号作为串并转换时钟信号。
[0015]进一步的，所述多个采样时钟信号包括多个中间对齐采样时钟信号和与所述多个边缘对齐采样时钟信号，每个中间对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，每个边缘对齐采样时钟信号与相邻的边缘对齐采样时钟信号的相位差为预定相位差，所述选择逻辑电路将所述多个中间对齐采样时钟信号、所述多个边缘对齐采样时钟信号与接收到的系统时钟信号进行对比，找到其跳变沿与所述系统时钟信号的跳变沿最接近的一个中间对齐采样时钟信号，并输出选通该跳变沿与所述系统时钟信号的跳变沿最接近的中间对齐采样时钟信号的选通信号；所述时钟选通电路接收多个中间对齐采样时钟信号，并根据选择逻辑电路输出的选通信号选通对应的中间对齐采样时钟信号作为串并转换时钟信号。
[0016]进一步的，在选择逻辑电路中，利用各个采样时钟信号对所述系统时钟信号进行采样得到多个系统时钟同步信号，找到相位差发生突变的两个相邻的系统时钟同步信号，确定相位差发生突变的两个相邻的系统时钟同步信号对应的两个采样时钟信号，确定的两个采样时钟信号中的中间对齐采样时钟信号的跳变沿与所述系统时钟信号的跳变沿最接近。
[0017]进一步的，所述跳变沿为上升沿。
[0018]进一步的，所述选择逻辑电路还接收复位触发信号，在复位触发信号每次变为有效时，所述选择逻辑电路重新查找一次其跳变沿与所述系统时钟信号的跳变沿最接近的采样时钟信号，并输出相应的选通信号。
[0019]进一步的，所述选择逻辑电路还输出复位同步信号给所述串并转换电路，以保证所述串并转换电路输出的并行的接收数据与所述系统时钟信号同步。
[0020]进一步的，数据接收器还包括:数据包同步电路，其接收来自所述串并转换电路的并行的接收数据，并基于所述系统时钟信号对并行的接收数据进行数据包同步。
[0021]根据本实用新型的另一个方面，本实用新型提供一种数据接收系统，其包括:多个数据接收器，每个数据接收器都接收来自同一个数据发射器发过来的数据传输信号，接收恢复参考时钟信号和系统时钟信号。每个数据接收器包括:采样时钟产生电路，其根据接收到的恢复参考时钟信号产生多个采样时钟信号，各个采样时钟信号之间具有相同的频率以及预定的相位