一种msk/walsh联合解调解扩装置的制造方法
【技术领域】
[0001]本实用新型涉及雷达信号处理技术领域，具体的说，是一种MSK/WALSH联合解调解扩装置。
【背景技术】
[0002]在二次雷达信号处理过程中，往往需要很强计算能力的DSP来实现数字信号处理，需要对信号进行解调，提取出相应的基带信号，根据相应的内容作出回应，从而完成一次通信，达到信息传输的目的。为了实现信号的远距离、高可靠的传输，在传输过程中需要对基带信号进行编码、调制，在接收端按照相应的解调、解码过程复现发射端的信息。在二次雷达中信号传输采用ASK、DPSK、MSK等多种调制方式。具体的，常规模式下采用ASK的调制方式；S模式下采用DPSK及ASK调制方式；在保密通信中采用MSK的调制方式，该调制方式的频带利用率很高，加上对编码进行扩频处理，在传输过程中能够起到很好的抗干扰作用。
[0003]雷达信号格式如图1所示，其中P1、P2、P3、P4、I1、I2处的基带信号为0X7889，用作一次信息通信的起始标志，I1、12为询问旁瓣抑制脉冲，D1、D2，…，Dll为需要传输的信息码元，S1、S2、S3为抖动值，每个信息码元为4bit信息位，通过WALSH扩频后变成16bit的数据。
[0004]信号编码流程为:先对基带信号进行WALSH扩频处理，然后将扩频后的信号进行MSK调制，规定MSK调制码速率为16Mbps。
[0005]经过WALSH扩频后的码元再进行MSK调制，因为MSK调制的频带宽度比ASK和DPSK的频带宽度窄，对频谱的利用率高。最后将MSK调制的基带信号通过上变频到相应的频段上。
[0006]现有雷达信号的常规解调方式为:在接收端进行信号解调处理时是信号调制时的反过程，即先进行MSK解调，将解调完成后的16bit的二进制码元信息通过WALSH编码表反推出4bit的码元信息，完成整个MSK解码及WALSH解扩处理，通过该方法进行解调时，体现不出系统中的扩频增益。
【实用新型内容】
[0007]本实用新型的目的在于设计出一种MSK/WALSH联合解调解扩装置，避免现有技术所存在的不能体现扩频增益的不足，通过FPGA进行电路结构的搭载，在进行信号处理时，采用MSK/WALSH联合解调解扩方式对ADC数字化后的数字信号进行解调解扩操作，能够从解调过程中得到合适的扩频增益，达到使整个装置体现出扩频增益的目的。
[0008]本实用新型通过下述技术方案实现:一种MSK/WALSH联合解调解扩装置，在FPGA芯片上形成电路结构，所述电路结构与ADC量化采集电路连接；所述电路结构包括移位寄存器、逻辑处理电路、调制信号生成电路、乘法器、加法器、比较器电路、功率计算电路，所述ADC量化采集电路分别连接功率计算电路及移位寄存器，所述调制信号生成电路连接移位寄存器，所述移位寄存器连接逻辑处理电路，所述逻辑处理电路连接加法器，所述加法器连接比较器，所述比较器连接移位寄存器，所述功率计算电路连接比较器。
[0009]为更好的实现本实用新型，进一步的，所述电路结构还包括比较电路，所述比较电路连接加法器。
[0010]为更好的实现本实用新型，进一步的，为将MSK调制信号进行加载，以便进行报头相关处理，特别设置有下述结构:所述调制信号生成电路内设置有MSK信号生成电路，所述MSK信号生成电路连接移位寄存器。
[0011]为更好的实现本实用新型，进一步的，为形成16路并行数据并转换为串行数据，以便进行数据相关处理，特别设置有下述结构:所述调制信号生成电路内还设置有并行数据生成电路及并串转换电路，所述并行数据生成电路连接并串转换电路，所述并串转换电路连接移位寄存器。
[0012]为更好的实现本实用新型，进一步的，能对报头或数据分I路和Q路进行相关性的处理，特别设置有下述结构:所述逻辑处理电路内设置有I路逻辑电路和Q路逻辑电路，所述移位寄存器分别连接I路逻辑电路和Q路逻辑电路，所述加法器分别连接I路逻辑电路和Q路逻辑电路。
[0013]本实用新型与现有技术相比，具有以下优点及有益效果:
[0014]本实用新型避免现有技术所存在的不能体现扩频增益的不足，通过FPGA进行电路结构的搭载，在进行信号处理时，采用MSK/WALSH联合解调解扩方式对ADC数字化后的数字信号进行解调解扩操作，能够从解调过程中得到合适的扩频增益，达到使整个装置体现出扩频增益的目的。
[0015]本实用新型在进行信号处理时，将扩频后的信号通过报头及数据相关的检测大大提高检测灵敏度，从而提高解调动态范围，实现更大距离上目标的检测。
【附图说明】
[0016]图1为雷达信号格式示意图。
[0017]图2为本实用新型电路结构图。
【具体实施方式】
[0018]下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
[0019]实施例1:
[0020]一种MSK/WALSH联合解调解扩装置，如图2所示，在FPGA芯片上形成电路结构，所述电路结构与ADC量化采集电路连接；所述电路结构包括移位寄存器、逻辑处理电路、调制信号生成电路、乘法器、加法器、比较器电路、功率计算电路，所述ADC量化采集电路分别连接功率计算电路及移位寄存器，所述调制信号生成电路连接移位寄存器，所述移位寄存器连接逻辑处理电路，所述逻辑处理电路连接加法器，所述加法器连接比较器，所述比较器连接移位寄存器，所述功率计算电路连接比较器。
[0021]在设计使用时，为确定报头的同步头，调制信号生成电路形成码元为0X7889的MSK调制信号输送至移位寄存器内，ADC量化采集电路将模拟的中频信号转换为中频数字信号亦同时传输至移位寄存器内，而后移位寄存器将中频数字信号和码元为0X7889的MSK调制信号送入逻辑处理电路内完成报头相关运算，在进行报头相关运算时，首先完成并行乘法运算，再将结果进行并行加法处理，而后利用加法器电路完成平方和处理，得出报头相关后结果；同时功率计算电路将ADC量化采集电路所产生的中频数字信号进行功率计算，计算该信号脉冲的功率值，而后所得结果与报头相关后结果在比较器内进行比较，最终得出一个相关峰位置。
[0022]根据相关峰来确定数据位置并产生数据的并行数据，当相关峰位置确定后，该次传输的信号所含数据的