器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。
[0124]在一个实施例中，均衡器是并行输入输出(I/O)链路的一部分。在一个实施例中，第一阻抗能够与第二阻抗的控制独立地进行控制。在一个实施例中，所述芯片进一步包括:上拉驱动器补偿单元，其用于确定用于设置所述上拉驱动器的所述第一阻抗的代码，以及用于设置上拉精度以由所述均衡器对所述信号进行去加重的代码。在一个实施例中，所述芯片进一步包括:下拉驱动器补偿单元，其用于确定用于设置所述下拉驱动器的所述第二阻抗的代码，以及用于设置下拉精度以通过所述均衡器对所述信号进行去加重的代码。在一个实施例中，当所述上拉驱动器补偿单元确定用于设置所述上拉驱动器的第一阻抗的代码时，所述均衡器被禁用。在一个实施例中，当所述下拉驱动器补偿单元确定用于设置所述上拉驱动器的第二阻抗的代码时，所述均衡器被禁用。
[0125]在一个实施例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的所述代码之前，确定用于设置所述第一阻抗和所述第二阻抗的所述代码，并且其中，用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的所述代码是能够进行编程的。在一个实施例中，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元用于在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之后，再次确定用于设置所述第一阻抗和所述第二阻抗的代码。
[0126]在一个实施例中，当所述均衡器处于均衡模式时用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的所述代码，与当所述均衡器处于非均衡模式时用于所述上拉精度和所述下拉精度的代码是不同的。在一个实施例中，在均衡器处于非均衡模式或均衡模式的时间段期间，第一和第二阻抗基本上恒定。在一个实施例中，所述均衡器包括:与所述节点耦合的上拉部分；以及与所述节点耦合的下拉部分，其中，所述上拉部分和下拉部分能够利用与用于控制上拉驱动器和下拉驱动器的第一阻抗和第二阻抗的控制信号不同的控制信号进行控制。
[0127]在另一个示例中，处理器包括:并行输入-输出(I/O)链路的发送器，所述发送器具有上拉驱动器、下拉驱动器、和与所述上拉驱动器以及所述下拉驱动器耦合的均衡器；以及，上拉驱动器补偿单元和下拉驱动器补偿单元，用于分别确定用于所述上拉驱动器的第一阻抗和用于所述下拉驱动器的第二阻抗的代码，其中，当所述上拉驱动器补偿单元和所述下拉驱动器补偿单元确定用于所述第一阻抗和所述第二阻抗的代码时，所述均衡器被禁用。
[0128]在一个实施例中，第一阻抗能够独立于第二阻抗的控制而进行控制。在一个实施例中，所述均衡器用于被训练以对与所述上拉驱动器、下拉驱动器和所述均衡器耦合的节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。在一个实施例中，所述上拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的上拉精度的所述代码是能够进行编程的；并且所述下拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的下拉精度的所述代码是能够进行编程的。在一个实施例中，在均衡器处于非均衡模式或均衡模式的时间段期间，第一和第二阻抗基本上恒定。
[0129]在另一个示例中，方法包括:初始化分别用于上拉驱动器和下拉驱动器的非均衡代码；将基准信号设置为与所述上拉驱动器和所述下拉驱动器的目标阻抗值相对应；递增经初始化的所述上拉驱动器和所述下拉驱动器的非均衡代码以调整所述上拉驱动器和所述下拉驱动器的阻抗；确定分别与所述上拉驱动器和所述下拉驱动器相对应的所述阻抗是否基本上等于所述目标阻抗值；将所述基准信号设置为与均衡器的均衡精度水平相对应，所述均衡器与所述上拉驱动器和所述下拉驱动器耦合；以及当确定未符合所述均衡器的所述均衡精度水平时，递增用于所述均衡器的均衡代码。在一个实施例中，当确定分别与所述上拉驱动器和所述下拉驱动器相对应的所述阻抗是否基本上等于所述目标阻抗值时，所述均衡器被禁用，并且其中，在确定分别与所述上拉驱动和所述下拉驱动器相对应的所述阻抗基本上等于所述目标阻抗值之后启用所述均衡器。
[0130]在另一个示例中，系统包括:存储器单元；处理器，其与所述存储器单元耦合，所述处理器包括:上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；以及，均衡器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定；无线接口，用于允许所述处理器与另一个装置进行通信；以及，显示单元。
[0131]在一个实施例中，均衡器是并行输入-输出(I/O)链路的一部分。在一个实施例中，第一阻抗能够独立于第二阻抗的控制而进行控制。在一个实施例中，在均衡器处于非均衡模式或均衡模式的时间段期间，第一和第二阻抗基本上恒定。
[0132]提供了摘要以允许读者确定本技术公开内容的本质和要点。本摘要是基于其不被用来限制权利要求书的范围或含义的认识而提出的。下述权利要求在此合并入【具体实施方式】部分中，每个权利要求自身可以成为一个独立的实施例。
【主权项】
1.一种具有补偿阻抗的芯片，其特征在于，包括: 上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合； 下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合； 均衡器，其与所述上拉驱动器和所述下拉驱动器耦合以对所述节点上驱动的信号进行去加重； 上拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码；以及 下拉驱动器补偿单元，其用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码。2.如权利要求1所述的芯片，其特征在于，所述均衡器是并行输入-输出(I/O)链路的一部分。3.如权利要求1所述的芯片，其特征在于，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。4.如权利要求1所述的芯片，其特征在于， 所述上拉驱动器补偿单元还用于确定用于设置所述上拉驱动器的所述第一阻抗的代码。5.如权利要求4所述的芯片，其特征在于， 所述下拉驱动器补偿单元还用于确定用于设置所述下拉驱动器的所述第二阻抗的代码。6.如权利要求4所述的芯片，其特征在于，当所述上拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第一阻抗的代码时，所述均衡器被禁用。7.如权利要求5所述的芯片，其特征在于，当所述下拉驱动器补偿单元确定用于设置所述上拉驱动器的所述第二阻抗的代码时，所述均衡器被禁用。8.如权利要求5所述的芯片，其特征在于，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之前确定用于设置所述第一阻抗和所述第二阻抗的代码，并且其中，用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码是能够进行编程的。9.如权利要求5所述的芯片，其特征在于，所述上拉驱动器补偿单元和所述下拉驱动器补偿单元用于在设置用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码之后，再次确定用于设置所述第一阻抗和所述第二阻抗的代码。10.如权利要求5所述的芯片，其特征在于，当所述均衡器处于均衡模式时用于通过所述均衡器对所述信号进行去加重的所述上拉精度和所述下拉精度的代码，与当所述均衡器处于非均衡模式时用于所述上拉精度和所述下拉精度的代码是不同的。11.如权利要求1所述的芯片，其特征在于，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。12.如权利要求1所述的芯片，其特征在于，所述均衡器包括: 上拉部分，其与所述节点耦合；以及 下拉部分，其与所述节点耦合，其中，所述上拉部分和下拉部分能够利用与用于控制所述上拉驱动器和所述下拉驱动器的所述第一阻抗和所述第二阻抗的控制信号不同的控制信号进行控制。13.一种处理器，其特征在于，包括: 并行输入-输出(I/O)链路的发送器，所述发送器具有上拉驱动器、下拉驱动器、以及与所述上拉驱动器和所述下拉驱动器耦合的均衡器；以及 上拉驱动器补偿单元和下拉驱动器补偿单元，用于分别确定用于所述上拉驱动器的第一阻抗和用于所述下拉驱动器的第二阻抗的代码， 其中，当所述上拉驱动器补偿单元和所述下拉驱动器补偿单元确定用于所述第一阻抗和所述第二阻抗的代码时，所述均衡器被禁用。14.如权利要求13所述的处理器，其特征在于，所述第一阻抗能够独立于所述第二阻抗的控制而进行控制。15.如权利要求13所述的处理器，其特征在于，所述均衡器用于对节点上驱动的信号进行去加重，所述节点与所述上拉驱动器、下拉驱动器和所述均衡器耦合。16.如权利要求15所述的处理器，其特征在于， 所述上拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的上拉精度的代码是能够进行编程的；并且 所述下拉驱动器补偿单元用于确定用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码，其中，用于设置通过所述均衡器对所述信号进行去加重的下拉精度的代码是能够进行编程的。17.如权利要求13所述的处理器，其特征在于，在当所述均衡器处于非均衡模式或均衡模式时的时间段期间，所述第一阻抗和所述第二阻抗是基本上恒定的。18.—种包含处理器的系统，其特征在于，包括: 存储器单元； 处理器，其与所述存储器单元耦合，所述处理器包括根据权利要求1-12中的任一项所述的芯片； 无线接口，其用于使所述处理器能够与另一个装置进行通信；以及 显示单元。
【专利摘要】本实用新型提供了一种具有补偿阻抗的芯片、处理器以及包含处理器的系统。所述芯片包括：上拉驱动器，其具有第一阻抗，所述上拉驱动器与节点耦合；下拉驱动器，其具有第二阻抗，所述下拉驱动器与所述节点耦合；以及，均衡器，其与所述上拉驱动器和所述下拉驱动器耦合，其中，所述均衡器用于被训练以对所述节点上驱动的信号进行去加重，同时保持所述第一阻抗和所述第二阻抗基本上恒定。
【IPC分类】H04L27/01
【公开号】CN205071039
【申请号】CN201320823088
【发明人】H·H·陈, J·D·斯特雷耶, M·M·华
【申请人】英特尔公司
【公开日】2016年3月2日
【申请日】2013年12月12日
【公告号】US9048824, US20140159769, US20150270838