一种数字全息图的零级像抑制电路的制作方法

文档序号:10182663阅读:682来源:国知局
一种数字全息图的零级像抑制电路的制作方法
【技术领域】
[0001] 本实用新型设及数字全息图处理领域,具体说的是一种数字全息图的零级像抑制 电路。
【背景技术】
[0002] 数字全息技术是一种采用电荷禪合元件等光电探测器件代替传统的记录干板记 录=维物体的光波的振幅和位相分布,通过将上述记录的=维物体的物光波衍射信息中的 物光和参考光波的干设图样经采集卡A/D转换后,W数字全息图的形式存储于计算机,通 过计算机模拟光学衍射过程在计算机的虚拟空间中重建物光场的技术,实现了物体的全息 再现和处理,数字与传统光学全息相比具有制作成本低、成像速度快,记录和再现灵活的特 点。
[0003] 现有技术的数字全息技术是基于计算机软件程序实现的,由于在离轴数字全息系 统记录过程中加入了参考光波进行调制,其数字重建像中将包含零级像和±1级衍射像, 零级像光强比±1级衍射像光强大得多,对衍射像形成很强的干扰,降低了原始物光场的 数字再现质量;为了提高数字再现像质量,现有技术的离轴数字全息系统在数字重建前都 会先进行零级像抑制处理,常用的零级像抑制处理方法有:(1)物光及参考光强度分布直 接消除法;(2)参考光一次任意相移法;(3)等步长相移法等。
[0004]FIR滤波器可W做成严格线性相位,又可W具有任意的幅度特性,并且FIR滤波器 的单位抽样响应是有限长的,因此一定是稳定的。利用FIR滤波器抑制离轴数字全息图中 零级像,只需对一幅数字全息图用数字图像处理方法在空域进行预处理,算法简单,且对重 建像质量具有明显改善作用。 阳0化]基于软件实现的数字全息技术,其数据处理速度慢,同时又会丧失信息光学固有 的并行处理能力,而基于PC机的硬件平台又无法满足数字全息系统智能化、小型化、轻型 化的应用发展需求。因此,有必要提供一种能够满足数字全息图零级像抑制的实时滤波需 求,同时改善由软件实现所丧失的信息光学固有的并行处理能力的零级像抑制方法。 【实用新型内容】
[0006] 本实用新型所要解决的技术问题是:提供一种数字全息图的零级像抑制电路,满 足数字全息图零级像抑制的实时滤波需求,且同时具备并行处理能力。
[0007] 为了解决上述技术问题,本实用新型采用的技术方案为:
[0008] 提供一种数字全息图的零级像抑制电路,包括DSP主控处理器,还包括可编程集 成忍片,所述可编程集成忍片上集成有依次连接的缓冲存储器、像素数据处理器和滤波器 电路;
[0009] 所述缓冲存储器与所述DSP主控处理器连接,所述滤波器电路与所述DSP主控处 理器连接。
[0010] 其中,所述滤波器电路包括依次连接的多相分解模块和算法模块;所述多相分解 模块与所述像素数据处理器连接。
[0011] 其中,所述算法模块包括依次连接的分布式算法单元和求和单元;所述分布式算 法单元与所述多相分解模块连接,所述求和单元与所述DSP主控处理器连接。
[0012] 其中,所述像素数据处理器包括依次连接的串入并出模块和像素数据刷新模块; 所述串入并出模块与所述缓冲存储器连接;所述像素数据刷新模块与滤波器电路连接。
[0013] 其中,所述缓冲存储器为FIFO列队存储器。
[0014] 其中,所述可编程集成忍片为FPGA集成忍片。
[0015] 本实用新型的有益效果在于:区别于现有技术基于微机的程序软件形式实现的数 字全息图零级像抑制方式,存在数据处理速度慢、不具实时性,信息光学固有的并行处理能 力丧失等不足。本实用新型提供一种数字全息图的零级像抑制电路,基于FPGA集成忍片和 滤波器实现数字全息图像的零级像抑制处理过程,通过上述硬件电路方式实现零级像抑制 处理,显著提高了图像的处理效率,使其具备实时性;同时又能恢复信息图像的并行处理能 力;进一步的,基于FPGA集成忍片的可编程特性,方便了算法升级,又能降低开发周期和开 发成本。
【附图说明】
[0016] 图1为本实用新型一种数字全息图的零级像抑制电路的整体结构方框图;
[0017] 图2为本实用新型一【具体实施方式】中零级像抑制电路的结构方框图;
[0018] 图3为本实用新型一【具体实施方式】中零级像抑制电路的结构示意图;
[0019] 图4为本实用新型一种数字全息图的零级像抑制电路的原理图;
[0020] 图5为本实用新型一种数字全息图的零级像抑制电路中算法模块的原理图;
[0021] 图6为本实用新型一【具体实施方式】中离轴数字全息的记录过程光路图;
[0022] 图7为本实用新型一【具体实施方式】中的零级像滤波过程示意图。
[002引 t不号说明:
[0024] 1、DSP主控处理器;2、可编程集成忍片;3、图像传感器CCD;
[00巧]21、像素数据处理器;22、滤波器电路;23、缓冲存储器;
[0026] 211、串入并出模块;212、像素数据刷新模块;
[0027] 221、多相分解模块;222、算法模块;
[0028] 2221、分布式算法单元;2222、求和单元。
【具体实施方式】
[0029] 为详细说明本实用新型的技术内容、所实现目的及效果,W下结合实施方式并配 合附图予W说明。
[0030] 本实用新型最关键的构思在于:基于FPGA集成忍片和滤波器的硬件电路方式实 现数字全息图像的零级像抑制处理过程,显著提高了图像的处理效率,使其具备实时性;同 时又能恢复信息图像的并行处理能力。
[0031] 本实用新型设及的技术术语解释:
[0032]
[0033] 请参照图1、图2W及图3,本实用新型提供一种数字全息图的零级像抑制电路,包 括DSP主控处理器1,还包括可编程集成忍片2,所述可编程集成忍片2上集成有依次连接 的缓冲存储器23、像素数据处理器21和滤波器电路22 ;
[0034] 所述缓冲存储器23与所述DSP主控处理器1连接,所述滤波器电路22与所述DSP 主控处理器1连接。
[0035] 从上述描述可知,本实用新型的有益效果在于:通过硬件电路方式的实现,显著提 高了图像的处理效率,使其具备实时性;同时又能恢复信息图像的并行处理能力;进一步 的,基于FPGA集成忍片的可编程特性,方便了算法升级,又能降低开发周期和开发成本。 阳036] 进一步的,所述滤波器电路22包括依次连接的多相分解模块221和算法模块222 ; 所述多相分解模块221与所述像素数据处理器21连接。
[0037] 由上述描述可知,采用多相滤波结构,能够降低滤波器的采样率,优化滤波器实现 结构,有效降低零级像抑制电路的数据运算量,提高运算效率,W及系统信号处理的实时 性。
[0038] 进一步的,所述算法模块222包括依次连接的分布式算法单元2221和求和单元 2222;所述分布式算法单元2221与所述多相分解模块221连接,所述求和单元2222与所述 DSP主控处理器1连接。
[0039] 由上述描述可知,采用分布式算法值A)实现多相分解后各组数据与相应滤波器 系数乘积和计算;有效减少硬件电路规模,提高灵活性。
[0040] 进一步的,所述像素数据处理器21包括依次连接的串入并出模块211和像素数据 刷新模块212;所述串入并出模块211与所述缓冲存储器23连接;所述像素数据刷新模块 212与滤波器电路22连接。
[0041] 由上述描述可知,串入并出模块211实现了全息图像像素数据的一维转二维;像 素数据刷新模块212实现了像素数据的同步刷新,获取R*R阶全息图像像素数据。
[0042] 进一步的,所述缓冲存储器23为FIFO列队存储器。
[0043] 由上述描述可知,所述缓冲存储器23实现将DSP主控处理器1模块传送过来的数 字全息图像数据的缓存,而先入先出队列的方式又能提高数据缓存的效率,有助于像素数 据处理器21的处理。
[0044] 进一步的,所述可编程集成忍片2为FPGA集成忍片。
[0045] 请参照图1至图3,本实用新型的实施例为:
[0046] 一种数字全息图的处理电路,包括依次连接的图像传感器CCD3、DSP主控处理器1 和零级像抑制电路;所述零级像抑制电路包括与DSP主控处理器1连接的FPGA集成忍片; 所述FPGA集成忍片上集成有依次连接的缓冲存储器23、像素数据处理器21和滤波器电路 22 ;所述缓冲存储器23的输入端和所述滤波器电路22的输出端分别与DSP主控处理器1 连接。
[0047] 所述像素数据处理器21包括依次连接的串入并出模块211和像素数据刷新模块 212 ;所述串入并出模块211与所述缓冲存储器23连接;所述像素数据刷新模块212与滤波 器电路22连接;
[0048] 所述滤波器电路22包括依次连接的多相分解模块221、算法模块222和输出模块; 所述多相分解模块221与所述像素数据处
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