一种9路编码器信号转1000Mbps PHY信号的传输系统的制作方法
【技术领域】
[0001 ] 本实用新型涉及一种9路编码器信号转1000Mbps PHY信号传输的系统及方法，属于机器人数据通信协议转换的技术领域。
【背景技术】
[0002]现有的绝对值编码器传输协议有很多种，如EnDat协议、BISS协议、RS485协议等，这些协议在硬件上多遵循RS485和RS422协议。其传输速率受限于其传输距离，在传输距离较远的时候难以达到现有速度(2.5Mbps)。上述通信方式对于多轴机器人(6?9轴机器人)而言需要相互独立的6?9根4芯线缆进行传输，不利于系统的稳定性，且线缆价格比较昂贵。基于MAC协议或者其它协议的编码器数据传输方式延迟较高，在很多实时性要求比较高的机器人系统中并不适用。此外在机器人系统中做闭环控制时，许多总线式通信的编码器位置反馈需要三个及以上的周期不利于更高精度的运动控制。
【发明内容】
[0003]针对现有技术的不足，本实用新型的目的是为了克服机器人编码器信号传输过程中，稳定性差、信号延迟高、用线复杂且成本昂贵的问题，提出了一种9路编码器信号转1000Mbps PHY信号的传输系统。
[0004]本实用新型提出了一种基于Altera FPGA的9路编码器信号(可以兼容松下、多摩川等公司RS485接口类型的绝对值编码器)转1000Mbps PHY信号传输的编码器数据传输解决方案，此外留有一路MAC层传输电路以适应控制器需要实时获取编码器位置的要求，还将FPGA的剩余引脚引出以便其它功能的扩展。
[0005]本实用新型的实用新型目的通过以下技术方案实现:
[0006]一种9路编码器信号转1000Mbps PHY信号的传输系统，包括PHY芯片电路Ul、U2，数字光电耦合器U3?Ull，485收发器U12?U20，RJ45带隔离变压器插座J1、J2，FPGA芯片电路、EPCS配置芯片电路、Jtag接口和SM-6P-PCB插座J3?Jl I，
[0007]FPGA芯片电路的两路MII数字信号输出输入端分别与PHY芯片电路Ul、U2的MII数字信号输入输出端连接;PHY芯片电路Ul、U2的差分数据信号输出输入端分别连接在RJ45带隔离变压器插座Jl、J2上;FPGA芯片电路、的第一路485数字信号输入输出端通过数字光电耦合器U3与485收发器U12的数字信号输出输入端连接，FPGA芯片电路的第二路485数字信号输入输出端通过数字光电耦合器U4与485收发器U13的数字信号输出输入端连接，FPGA芯片电路的第三路485数字信号输入输出端通过数字光电耦合器U5与485收发器U14的数字信号输出输入端连接，FPGA芯片电路的第四路485数字信号输入输出端通过数字光电耦合器U6与485收发器U15的数字信号输出输入端连接，FPGA芯片电路的第五路485数字信号输入输出端通过数字光电耦合器U7与485收发器U16的数字信号输出输入端连接，FPGA芯片电路的第六路485数字信号输入输出端通过数字光电耦合器U8与485收发器U17的数字信号输出输入端连接，FPGA芯片电路的第七路485数字信号输入输出端通过数字光电耦合器U9与485收发器U18的数字信号输出输入端连接，FPGA芯片电路的第八路485数字信号输入输出端通过数字光电耦合器UlO与485收发器U19的数字信号输出输入端连接，FPGA芯片电路的第九路485数字信号输入输出端通过数字光电耦合器Ull与485收发器U20的数字信号输出输入端连接，FPGA芯片电路的串行数据输入输出端与EPCS配置芯片电路的串行数据输出输入端连接，FPGA芯片电路的Jtag测试数据输出输入端连接在Jtag接口上;485收发器U12?U20的485通信数据输出输入端分别连接SM-6P-PCB插座J3?】11;485收发器1]12?1]20采用隔离供电。
[0008]与现有技术相比，本实用新型的有益效果在于:
[0009]1.本实用新型可以稳定地将多路绝对值编码器的RS485信号转化为1000 MbpsPHY信号进行传输，增加了编码器数据的传输距离和稳定性。由于实现了 RS485接口信号和PHY芯片上接口信号的直连，大大提高了传输效率，保证了数据发送和接收的实时性。同时，通过检测驱动器的数据指令和编码器的返回指令用于编码器位置反馈，提高了闭环控制中位置反馈的刷新率。
[0010]2.采用本实用新型的技术方案可以适当提高传输距离，大大降低传输的延迟，省去线缆的费用，减少现场接线的工作，增强系统的稳定性，并可据此协议来传输其它的信号。因此，本实用新型能满足工业机器人在复杂电气环境下对编码器数据通信高稳定性、低延迟、长距离、低成本传输的要求。同时也可以满足机器人控制器对编码器数据高刷新速度的要求。
【附图说明】
[0011]图1为本实用新型整体结构示意图；
[0012]图2为本实用新型的电路原理框图。
[0013]其中，1-FPGA芯片电路、2-EPCS配置芯片电路、3-Jtag接口。
【具体实施方式】
[0014]下面结合附图和实施例对本实用新型作进一步的详细说明。
[0015]如图1和图2所示，一种9路编码器信号转1000Mbps PHY信号的传输系统，包括PHY芯片电路U1、U2，数字光电耦合器U3?Ull，485收发器U12?U20，RJ45带隔离变压器插座J1、J2，FPGA芯片电路1、EPCS配置芯片电路2、九&8接口3和3]?-6?^^8插座13?了11，
[0016]FPGA芯片电路I的两路MII数字信号输出输入端分别与PHY芯片电路Ul、U2的MII数字信号输入输出端连接;PHY芯片电路Ul、U2的差分数据信号输出输入端分别连接在RJ45带隔离变压器插座Jl、J2上;FPGA芯片电路I的第一路485数字信号输入输出端通过数字光电耦合器U3与485收发器U12的数字信号输出输入端连接，FPGA芯片电路I的第二路485数字信号输入输出端通过数字光电耦合器U4与485收发器U13的数字信号输出输入端连接，FPGA芯片电路I的第三路485数字信号输入输出端通过数字光电耦合器U5与485收发器U14的数字信号输出输入端连接，FPGA芯片电路I的第四路485数字信号输入输出端通过数字光电耦合器U6与485收发器U15的数字信号输出输入端连接，FPGA芯片电路I的第五路485数字信号输入输出端通过数字光电耦合器U7与485收发器U16的数字信号输出输入端连接，FPGA芯片电路I的第六路485数字信号输入输出端通过数字光电耦合器U8与485收发器U17的数字信号输出输入端连接，FPGA芯片电路I的第七路485数字信号输入输出端通过数字光电耦合器U9与485收发器U18的数字信号输出输入端连接，FPGA芯片电路I的第八路485数字信号输入输出端通过数字光电耦合器UlO与485收发器U19的数字信号输出输入端连接，FPGA芯片电路I的第九路485数字信号输入输出端通过数字光电耦合器Ull与485收发器U20的数字信号输出输入端连接，FPGA芯片电路I的串行数据输入输出端与E