一种irig-b直流码编解码装置的制造方法
【专利摘要】本实用新型属于同步授时的B码授时领域，特别涉及一种IRIG?B直流码编解码装置。本实用新型包括时间接收模块、IRIG?B码输出模块、IRIG?B码接收模块、时间输出模块、编解码模块、以及恒温晶振，所述编解码模块的信号输入端接收分别来自时间接收模块、恒温晶振、IRIG?B码接收模块的TOD时间和秒脉冲、同步频率、IRIG?B直流码，编解码模块的信号输出端输出IRIG?B直流码、TOD时间和秒脉冲分别至IRIG?B码输出模块、时间输出模块的信号输入端。本实用新型不仅实现了IRIG?B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本实用新型还具备设计简单、授时精度高、系统稳定可靠的优点。
【专利说明】
一种IRIG-B直流码编解码装置
技术领域
[0001]本实用新型属于同步授时的B码授时领域，特别涉及一种IRIG-B直流码编解码装置。
【背景技术】
[0002]IRIG-B码是一种串行的时间格式码，最早由美国靶场间仪器组(IRIG)提出，并被广泛用于时间同步传输系统中。IRIG-B码具有世界通用、接口标准化、适用于远距离传输等特点，在我国，工业控制、通信、气象、航天、电力系统测量与保护等领域的测试设备均采用IRIG-B国际时间标准作为时统设备的时间同步标准，并制定了相应的国军标。
[0003]DC码为IRIG-B直流码，DC码的帧周期为I秒，由100个码元组成，每个码元10ms，码元宽度分为8ms、5ms和2ms三种，分别代表码元“P”、T、“O”。为了便于传输和提取B码中的信息，每1个码元中有一个位置识别标识，分别称为P1、P2、…、P9、PO，帧参考标志是由位置识别标志PO和相邻的基准码元Pr组成的，Pr的前沿即是每帧的准秒时刻，也就是从该准秒时刻起，按秒、分、时、天等时间信息进行编码，最终形成DC码。
[0004]目前国内的IRIG-B直流码编解码大都以FPGA为核心控制器，资源消耗量大、同步精度低、工作效率和稳定性差。因此，亟需一种更高效的编解码装置来提供有效的编解码发法。
【实用新型内容】
[0005]本实用新型为了克服上述现有技术的不足，提供了一种IRIG-B直流码编解码装置，本实用新型不仅实现了 IRIG-B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本实用新型还具备授时精度高、系统稳定可靠的特点。
[0006]为实现上述目的，本实用新型采用了以下技术措施:
[0007]一种IRIG-B直流码编解码装置，包括时间接收模块、IRIG-B码输出模块、IRIG-B码接收模块、时间输出模块、编解码模块、以及恒温晶振，所述编解码模块的信号输入端接收分别来自时间接收模块、恒温晶振、IRIG-B码接收模块的TOD时间和秒脉冲、同步频率、IRIG-B直流码，编解码模块的信号输出端输出IRIG-B直流码、TOD时间和秒脉冲分别至IRIG-B码输出模块、时间输出模块的信号输入端。
[0008]本实用新型还可以通过以下技术措施进一步实现。
[0009]优选的，所述编解码模块包括片上系统控制器，所述片上系统控制器内部集成时钟产生模块、FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS ；
[0010]所述时钟产生模块接收分别来自时间接收模块、恒温晶振的秒脉冲、同步频率，所述时钟产生模块的信号输出端连接FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS的信号输入端，所述FPGA调制单元的输入端输入秒脉冲，所述ARM微处理器系统MSS接收来自时间接收模块的TOD时间，所述ARM微处理器系统MSS的输出端输出编码后的TOD时间至FPGA调制单元的输入端，所述FPGA调制单元输出IRIG-B直流码至IRIG-B码输出模块的信号输入端；
[0011 ] 所述FPGA解调单元接收来自IRIG-B码接收模块的IRIG-B直流码，FPGA解调单元的输出端输出IRIG-B直流码至ARM微处理器系统MSS的输入端，所述ARM微处理器系统MSS、FPGA解调单元分别输出TOD时间、秒脉冲至时间输出模块的信号输入端。
[0012]优选的，所述FPGA调制单元包括码流接收模块、第一RAM读写模块、第二RAM读写模块、以及第一读写控制模块;所述码流接收模块接收来自ARM微处理器系统MSS编码后的TOD时间，所述码流接收模块的信号输出端连接第一读写控制模块、第一 RAM读写模块、第二 RAM读写模块的信号输入端，所述第一读写控制模块的信号输出端连接第一 RAM读写模块、第二RAM读写模块的信号输入端，所述第一 RAM读写模块、第二 RAM读写模块的输出端均连接二选一选择器的信号输入端，所述二选一选择器的信号输出端输出IRIG-B直流码至IRIG-B码输出模块的信号输入端；
[0013]所述FPGA解调单元包括码元识别模块、解码模块、第三RAM读写模块、第四RAM读写模块、第二读写控制模块和码流发送模块;所述码元识别模块接收来自IRIG-B码接收模块的IRIG-B直流码，码元识别模块的信号输出端连接解码模块、第二读写控制模块的信号输入端，所述第二读写控制模块的信号输出端连接第三RAM读写模块、第四RAM读写模块的信号输入端，所述第三RAM读写模块、第四RAM读写模块的输出端均连接码流发送模块的信号输入端，所述码流发送模块的输出端输出解码后的IRIG-B直流码至ARM微处理器系统MSS的输入端。
[0014]进一步的，所述片上系统控制器芯片型号为美国Microsemi公司生产的SmartFus 1n2 系列的 M2S025T 芯片。
[0015]本实用新型的有益效果在于:
[0016]I)、本实用新型包括时间接收模块、IRIG-B码输出模块、IRIG-B码接收模块、时间输出模块、编解码模块、以及恒温晶振，所述编解码模块的信号输入端接收分别来自时间接收模块、恒温晶振、IRIG-B码接收模块的TOD时间和秒脉冲、同步频率、IRIG-B直流码，编解码模块的信号输出端输出IRIG-B直流码、TOD时间和秒脉冲分别至IRIG-B码输出模块、时间输出模块的信号输入端。本实用新型不仅实现了 IRIG-B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本实用新型还具备设计简单、授时精度高、系统稳定可靠的优点。
[0017]值得特别指出的是:本实用新型只保护由上述物理部件以及连接各个物理部件之间的线路所构成的装置或者物理平台，而不涉及其中的软件部分。
[0018]2)、所述片上系统控制器芯片型号为美国Microsemi公司生产的SmartFus1n2系列的M2S025T芯片，所述片上系统控制器内部集成时钟产生模块、FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS;具备处理速度快、低功耗、安全性和可靠性高的优点。
[0019]3)、采用本实用新型中的编解码装置实现了编码和解码的精度高，且系统运行速度快的优点。
【附图说明】
[0020]图1为本实用新型IRIG-B直流码编解码装置的结构示意图；[0021 ]图2为IRIG-B直流码码元图；
[0022]图3为DC码流信号波形图；
[0023]图4为本实用新型的编解码模块的RTL视图；
[0024]图5是本实用新型的FPGA调制单元的RTL视图；
[0025]图6是本实用新型的FPGA解调单元的RTL视图。
[0026]图中标记符号的含义如下:
[0027]10—时间接收模块20—IRIG-B码输出模块
[0028]30 一 IRIG-B码接收模块40 一时间输出模块
[0029]50 一编解码模块60—恒温晶振
[0030]Clock一时钟产生模块Reg_wrp—码流接收模块[0031 ]TPSRAM_1—第一 RAM 读写模块 TPSRAM_0—第二 RAM 读写模块
[0032]Out_TPCtrl一第一读写控制模块EleDetect—码元识别模块
[0033]De code—解码模块TPSRAM_3—第三RAM读写模块
[0034]TPSRAM_4—第四RAM读写模块 RAMCtr I—第二读写控制模块
[0035]RAMapb—码流发送模块
【具体实施方式】
[0036]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0037]如图1所示，一种IRIG-B直流码编解码装置，包括时间接收模块10、IRIG-B码输出模块20、IRIG-B码接收模块30、时间输出模块40、编解码模块50、以及恒温晶振60，所述编解码模块50的信号输入端接收分别来自时间接收模块1、恒温晶振60、IRIG-B码接收模块30的TOD时间和秒脉冲、同步频率、IRIG-B直流码，编解码模块50的信号输出端输出IRIG-B直流码、TOD时间和秒脉冲分别至IRIG-B码输出模块20、时间输出模块40的信号输入端。本实用新型不仅实现了 IRIG-B直流码的编码、调制分别在ARM微处理器系统MSS、FPGA调制单元中并行进行，解调、解码分别在FPGA解调单元、ARM微处理器系统MSS中并行进行，而且本实用新型还具备设计简单、授时精度高、系统稳定可靠的优点。
[0038]如图4所示，所述编解码模块50包括片上系统控制器，所述片上系统控制器内部集成时钟产生模块Clock、FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS;
[0039]所述时钟产生模块Clock接收分别来自时间接收模块10、恒温晶振60的秒脉冲、同步频率，所述时钟产生模块Cl ο ck的信号输出端连接FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS的信号输入端，所述FPGA调制单元的输入端输入秒脉冲，所述ARM微处理器系统MSS接收来自时间接收模块10的TOD时间，ARM微处理器系统MSS用于对TOD时间进行编码、并将编码后的TOD时间送入FPGA调制单元中进行调制得到同步的IRIG-B直流码，所述FPGA调制单元输出IRIG-B直流码至IRIG-B码输出模块20的信号输入端；
[0040]所述FPGA解调单元接收来自IRIG-B码接收模块30的IRIG-B直流码，FPGA解调单元用于对IRIG-B直流码进行解调，并将解码后的IRIG-B直流码送入ARM微处理器系统MSS中进行解码，得到同步的TOD时间和秒脉冲，所述ARM微处理器系统MSS、FPGA解调单元分别输出TOD时间、秒脉冲至时间输出模块40的信号输入端。
[0041 ]如图5所示，所述FPGA调制单元包括码流接收模块Reg_wrp、第一RAM读写模块TPSRAM_1、第二RAM读写模块TPSRAMJ)、以及第一读写控制模块Out_TPCtrl;所述码流接收模块Reg_wrp接收来自ARM微处理器系统MSS编码后的TOD时间，所述码流接收模块Reg_wrp的信号输出端连接第一读写控制模块Out_TPCtrl、第一 RAM读写模块TPSRAM_1、第二 RAM读写模块TPSRAMJ)的信号输入端，所述第一读写控制模块Out_TPCtrl用于控制第一 RAM读写模块TPSRAMj和第二 RAM读写模块TPSRAMJ)的读写操作，所述第一 RAM读写模块TPSRAM_1、第二 RAM读写模块TPSRAMJ)的输出端均连接二选一选择器MX2的信号输入端，所述MX2的信号输出端输出IRIG-B直流码至IRIG-B码输出模块20的信号输入端。
[0042]如图6所示，所述FPGA解调单元包括码元识别模块EleDetect、解码模块Decode、第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4、第二读写控制模块RAMCtr I和码流发送模块RAMapb;所述码元识别模块EleDetect接收来自IRIG-B码接收模块30的IRIG-B直流码，码元识别模块EleDetect的信号输出端连接解码模块Decode、第二读写控制模块RAMCtrl的信号输入端，所述第二读写控制模块RAMCtrl用于控制第三RAM读写模块TPSRAM_3和第四RAM读写模块TPSRAM_4的读写操作，所述第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4的输出端均连接码流发送模块RAMapb的信号输入端，所述码流发送模块RAMapb用于将解码后的IRIG-B直流码送入ARM微处理器系统MSS中进行解码。
[0043]所述片上系统控制器芯片型号为美国Micro semi公司生产的SmartFus 1n2系列的M2S025T芯片;具备处理速度快、低功耗、安全性和可靠性高的优点。
[0044]如图2所示，IRIG-B直流码的帧周期为I秒，由100个码元组成，每个码元10ms，码元宽度分为8ms、5ms和2ms三种，分别代表码元“P”、“I”、“O”。为了便于传输和提取B码中的信息，每1个码元中有一个位置识别标识，分别称为P1、P2、…、P9、PO，帧参考标志是由位置识别标志PO和相邻的基准码元Pr组成的，Pr的前沿即是每帧的准秒时刻，也就是从该准秒时刻起，按秒、分、时、天等时间信息进行编码，最终形成DC码。
[0045]本实用新型在使用时，可以与现有技术中的软件配合来进行使用。下面结合现有技术中的软件对本实用新型的工作原理进行描述，但是必须指出的是:与本实用新型相配合的软件不是本实用新型的创新部分，也不是本实用新型的组成部分。
[0046]如图3所示，一种IRIG-B直流码编解码装置的编解码方法，其核心是根据IRIG-B直流码协议，将所述IRIG-B直流码对应的每Ims视为lbit，有脉宽为高电平I，否则为低电平0，则IRIG-B直流码中三种码元“P”、“I”和“O”分别用二进制数据表示为1111111100、1111100000和1100000000，则一帧IRIG-B直流码为100码元即为100bit的二进制码流。
[0047]其中编码方法具体步骤包括:
[0048]S1、所述ARM微处理器系统MSS通过T0D_Input串口接收来自时间接收模块10的TOD时间，并对接收到的TOD时间进行解算，得到秒、分、时、日、月、年的时间信息，并根据IRIG-B直流码协议，ARM微处理器系统MSS将所述时间信息转换成码元“P”、“I”、“O”的形式，并充实得到100码元的一帧IRIG-B码数据，即扩展为100bit的时间码流;所述ARM微处理器系统MSS将所述时间码流存入长度为16bit大小为64的整形数组中；所述ARM微处理器系统MSS响应来自所述时间接收模块1的秒脉冲PPS_in中断，所述秒脉冲PPS_in中断时，ARM微处理器系统MSS将所述整形数组中的时间码流同步发送给FPGA调制单元；
[0049]S2、所述码流接收模块Reg_wrp接收来自ARM微处理器系统MSS的整形数组中的时间码流，并同步写入第一RAM读写模块TPSRAM_1和第二RAM读写模块TPSRAM_0中，所述第一RAM读写模块TPSRAM_1和第二 RAM读写模块TPSRAMJ)采用乒乓操作，第一读写控制模块0ut_TPCtrl控制第一 RAM读写模块TPSRAM_1写操作的同时控制第二 RAM读写模块TPSRAMJ)读操作，控制第二 RAM读写模块TPSRAMJ)写操作的同时控制RAM读模块TPSRAM_1读操作，如此循环操作；
[0050]S3、所述时钟产生模块Clock的响应来自所述时间接收模块10的秒脉冲PPS_in和恒温晶振60的1MHz时钟ClklOMjn，时钟产生模块Clock产生同源的IKHz时钟ClklKHz_out作为所述第一 RAM读写模块TPSRAM_1和第二 RAM读写模块TPSRAMJ)的读时钟，第一 RAM读写模块TPSRAMj和第二 RAM读写模块TPSRAMJ)轮流将内存中数据以Ibit字长，输出100bit，得到与所述秒脉冲PPS_in同步的IRIG-B直流码的直流波形。
[0051 ]所述解码方法具体步骤包括:
[0052]S1、所述码元识别模块EleDetect接收来自IRIG-B码接收模块30的IRIG-B直流码，根据IRIG-B直流码协议，自动识别IRIG-B直流码中对应码元“P”、“I”和“O”，并分别用1bit二进制码元表示为1111111100、1111100000 和1100000000，S卩Element_0ut[9:0];采用与码元识别模块EleDetect的本地时钟同源的1KHz时钟Clk_10K来捕捉IRIG-B直流码的上升沿和下降沿，产生与本地时钟同源的上升沿时钟Pos_0ut和下降沿时钟Neg_0ut ；
[0053]S2、所述解码模块Decode根据步骤SI中产生的上升沿时钟Pos_0ut、二进制码元Element_In[9:0]，解码模块Decode自动识别IRIG-B直流码的帧参考标志pp_f lag，由所述帧参考标志PP_f lag找到IRIG-B直流码的帧头，然后当所述上升沿时钟Pos_0ut到来时，输出二进制码元Element_In[9:0]，得到完整的一帧IRIG-B直流码的二进制数据，当解码模块Decode识别出所述帧参考标志pp_f lag时，以输入的IRIG-B直流码的上升沿开始计数，当计满99时，下一相邻的IRIG-B直流码的上升沿即为准秒时刻标志PPS_f lag，将帧参考脉冲PP_Out和准秒时刻标志PPS_0ut送入ARM微处理器系统MSS端口，并将秒脉冲发送至时间输出模块40的信号输入端；
[0054]S3、所述第三RAM读写模块TPSRAM_3和第四RAM读写模块TPSRAM_4采用乒乓操作，第二读写控制模块RAMCtrl控制第三RAM读写模块TPSRAM_3写操作的同时控制第四RAM读写模块TPSRAM_4读操作，控制第四RAM读写模块TPSRAM_4写操作的同时控制第三RAM读写模块TPSRAM_3读操作，如此循环操作，第二读写控制模块RAMCtrl控制码流发送模块RAMapb将第三RAM读写模块TPSRAM_3或第四RAM读写模块TPSRAM_4内存中的二进制数据发送至ARM微处理器系统MSS的总线上；
[0055]S4、所示ARM微处理器系统MSS响应来自所述帧参考脉冲PP_0ut中断时，ARM微处理器系统MSS同步读取总线上的二进制数据，并进行解码，根据IRIG-B直流码协议，ARM微处理器系统MSS提取所述二进制数据中秒、分、时、日、月、年的时间信息并转换成ASCII格式的TOD时间；所述ARM微处理器系统MSS响应来自FPGA解调单元的秒脉冲PPS_0ut中断时，所述ARM微处理器系统MSS同步将TOD时间经T0D_0utput串口发送至输出模块40的信号输入端。
【主权项】
1.一种IRIG-B直流码编解码装置，其特征在于:包括时间接收模块(10)、IRIG-B码输出模块(20)、IRIG-B码接收模块(30)、时间输出模块(40)、编解码模块(50)、以及恒温晶振(60)，所述编解码模块(50)的信号输入端接收分别来自时间接收模块(10)、恒温晶振(60)、IRIG-B码接收模块(30)的TOD时间和秒脉冲、同步频率、IRIG-B直流码，编解码模块(50)的信号输出端输出IRIG-B直流码、TOD时间和秒脉冲分别至IRIG-B码输出模块(20)、时间输出模块(40)的信号输入端。2.如权利要求1所述的一种IRIG-B直流码编解码装置，其特征在于:所述编解码模块(50)包括片上系统控制器，所述片上系统控制器内部集成时钟产生模块Clock、FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS ； 所述时钟产生模块Clock接收分别来自时间接收模块(10)、恒温晶振(60)的秒脉冲、同步频率，所述时钟产生模块Cl ο ck的信号输出端连接FPGA调制单元、FPGA解调单元、ARM微处理器系统MSS的信号输入端，所述FPGA调制单元的输入端输入秒脉冲，所述ARM微处理器系统MSS接收来自时间接收模块(1)的TOD时间，所述ARM微处理器系统MSS的输出端输出编码后的TOD时间至FPGA调制单元的输入端，所述FPGA调制单元输出IRIG-B直流码至IRIG-B码输出模块(20)的信号输入端； 所述FPGA解调单元接收来自IRIG-B码接收模块(30)的IRIG-B直流码，FPGA解调单元的输出端输出IRIG-B直流码至ARM微处理器系统MSS的输入端，所述ARM微处理器系统MSS、FPGA解调单元分别输出TOD时间、秒脉冲至时间输出模块(40)的信号输入端。3.如权利要求2所述的一种IRIG-B直流码编解码装置，其特征在于:所述FPGA调制单元包括码流接收模块Reg_wrp、第一 RAM读写模块TPSRAM_1、第二 RAM读写模块TPSRAM_0、以及第一读写控制模块Out_TPCtrl;所述码流接收模块Reg_wrp接收来自ARM微处理器系统MSS编码后的TOD时间，所述码流接收模块Reg_wrp的信号输出端连接第一读写控制模块0ut_TPCtr 1、第一 RAM读写模块TPSRAM_1、第二RAM读写模块TPSRAM_0的信号输入端，所述第一读写控制模块0ut_TPCtr I的信号输出端连接第一 RAM读写模块TPSRAM_1、第二 RAM读写模块TPSRAM_0的信号输入端，所述第一 RAM读写模块TPSRAM_1、第二 RAM读写模块TPSRAM_0的输出端均连接二选一选择器MX2的信号输入端，所述二选一选择器MX2的信号输出端输出IRIG-B直流码至IRIG-B码输出模块(20)的信号输入端； 所述FPGA解调单元包括码元识别模块EleDe tect、解码模块Decode、第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4、第二读写控制模块RAMCtr I和码流发送模块RAMapb ；所述码元识别模块EleDetect接收来自IRIG-B码接收模块(30)的IRIG-B直流码，码元识别模块EleDetect的信号输出端连接解码模块Decode、第二读写控制模块RAMCtrl的信号输入端，所述第二读写控制模块RAMCtrl的信号输出端连接第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4的信号输入端，所述第三RAM读写模块TPSRAM_3、第四RAM读写模块TPSRAM_4的输出端均连接码流发送模块RAMapb的信号输入端，所述码流发送模块RAMapb的输出端输出解码后的IRIG-B直流码至ARM微处理器系统MSS的输入端。4.如权利要求2所述的一种IRIG-B直流码编解码装置，其特征在于:所述片上系统控制器芯片型号为美国Microsemi公司生产的SmartFus1n2系列的M2S025T芯片。
【文档编号】H04L7/00GK205490576SQ201620099682
【公开日】2016年8月17日
【申请日】2016年1月28日
【发明人】陈伟, 陈仿杰, 孟宪伟, 王宇, 王世臣, 唐述强, 李端超, 黄少雄, 范晓东, 范兴民, 廖芹, 赵娟, 梁本仁, 郑智雄
【申请人】安徽四创电子股份有限公司, 国网安徽省电力公司