一种基于Xilinx FPGA深嵌入式数据交换装置的制造方法
【专利摘要】本实用新型公开一种基于Xilinx FPGA深嵌入式数据交换装置，包括FPGA芯片，FPGA芯片上自带串行口IP核，串行口IP核通过串口电路连接通信控制芯片，FPGA芯片内嵌有POWERPC440硬核，FPGA芯片内设有MAC控制器，MAC控制器包括MAC软核和MAC硬核，MAC控制器连接接收与发送FIFO模块，FPGA芯片通过网络接口电路连接若干个网络接口，网络接口电路外接4个独立的PHY芯片。相对现有技术，本实用新型能够基于实时操作系统，可适用于大多数控制系统中实现多控制系统通信数据融合，具有成本低、小型化、功耗低、可靠性高、高性能、维护性强、通用性强等特点。
【专利说明】
一种基于Xi Iinx FPGA深嵌入式数据交换装置
技术领域
[0001]本实用新型涉及一种数据交换装置，具体涉及一种基于XilinxFPGA深嵌入式数据交换装置。
【背景技术】
[0002]随着科技的发展，很多控制系统之间需要进行数据融合处理。以前控制系统中由于电子设备通信格式不同，只能实现车间控制系统与值班室之间的信息通信，无法实现厂与厂之间，值班室与值班室之间的数据通信。基于Xilinx FPGA深嵌入式数据交换装置主要加装在车间控制系统中用于通信数据格式的转换，实现各单位数据互通。
[0003]仅采用一般的数据交换设备无法实现特殊通信数据格式的转换。若采用传统的高性能处理器核，具备多种通信接口，可以运行实时操作系统，满足实时性的要求，但是功耗高、成本高、体积大、可靠性差。
【实用新型内容】
[0004]本实用新型的目的在于提供一种硬件资源丰富，可靠性高，实时性好，功耗低，成本低的基于Xilinx FPGA深嵌入式数据交换装置。
[0005]为实现上述目的，本实用新型提供如下技术方案:
[0006]一种基于Xilinx FPGA深嵌入式数据交换装置，包括FPGA芯片，FPGA芯片上自带串行口 IP核，串行口 IP核通过串口电路连接通信控制芯片，FPGA芯片内嵌有P0WERPC440硬核，FPGA芯片内设有MAC控制器，MAC控制器包括MAC软核和MAC硬核，MAC控制器连接接收与发送FIFO模块，FPGA芯片通过时钟产生电路连接时钟产生元件，P0WERPC440硬核连接内存接口和外存接口，内存接口通过外扩DDR2内存电路和DDR2控制器连接外置DDR2存储器，外存接口通过外扩固态外存电路连接FLASH存储器，FPGA芯片通过网络接口电路连接若干个网络接口，网络接口电路外接4个独立的PHY芯片。
[0007]作为上述技术的进一步改进，所述通信控制芯片选用最高数据传输率为4Mbit/s的85C30芯片，85C30芯片连接85C30控制器。
[0008]作为上述技术的进一步改进，所述MAC软核设有一个，MAC硬核设有两个。
[0009]作为上述技术的进一步改进，所述接收与发送FIFO模块容量为64Kbytes。
[0010]作为上述技术的进一步改进，所述MAC硬核采用TEMAC核，TEMAC核通过PLB总线挂载2个独立的以太网接口。
[0011]作为上述技术的进一步改进，所述时钟产生元件选用SG-8002JC-100M-SCB元件。
[0012]作为上述技术的进一步改进，所述DDR2控制器采用多端口存储器控制器，多端口存储器控制器配置成两端口模式，两端口分别为第一端口和第二端口，第一端口为PPC440MC，第二端口为NP I端口，NPI端口数据宽度为64位。
[0013]作为上述技术的进一步改进，所述外置DDR2存储器选用数据宽度为32位，工作频率为200MHz，型号为MT47H64M16HR的DDR2内存芯片。
[0014]作为上述技术的进一步改进，所述FLASH存储器选用PC28F128型16Mbytes容量FLASH存储器。
[0015]作为上述技术的进一步改进，所述P0WERPC440硬核连接同步异步串口接口，网络接口电路通过RJ45接口连接面板。
[0016]与现有技术相比，本实用新型的有益效果是:能够基于实时操作系统，可适用于大多数控制系统中实现多控制系统通信数据融合，具有成本低、小型化、功耗低、可靠性高、高性能、维护性强、通用性强等特点。
【附图说明】
[0017]图1为本实用新型的部分连接框图；
【具体实施方式】
[0018]下面结合【具体实施方式】对本专利的技术方案作进一步详细地说明。
[0019]一种基于Xilinx FPGA深嵌入式数据交换装置，包括FPGA芯片，FPGA芯片上自带串行口 IP核，串行口 IP核通过串口电路连接通信控制芯片，串口电路主要通过85C30芯片和FPGA自带的串行口 IP核实现同步串口和异步串口通信，通信控制芯片选用最高数据传输率为4Mbit/s的85C30芯片，85C30芯片是双通道、全双工、支持多种通信协议的通信控制芯片，在同步模式下最高数据传输率为4Mbit/s，85C30芯片连接85C30控制器，FPGA芯片内嵌有P0WERPC440硬核，通过采用内嵌式结构，使得结构更加紧凑，达到小型化目的，FPGA芯片内设有MAC控制器，MAC控制器包括一个MAC软核和两个MAC硬核，MAC控制器连接接收与发送FIFO模块，接收与发送FIFO模块容量为64Kbytes，MAC硬核采用TEMAC核，TEMAC核通过PLB总线挂载2个独立的以太网接口，FPGA芯片通过时钟产生电路连接时钟产生元件，时钟产生元件选用SG-8002JC-100M-SCB元件，P0WERPC440硬核连接内存接口和外存接口，内存接口通过外扩DDR2内存电路和DDR2控制器连接外置DDR2存储器，DDR2控制器采用多端口存储器控制器，多端口存储器控制器配置成两端口模式，两端口分别为第一端口和第二端口，第一端口为PPC440MC，第二端口为NPI端口，NPI端口数据宽度为64位，外置DDR2存储器选用数据宽度为32位，工作频率为200MHz，型号为MT47H64M16HR的DDR2内存芯片，外存接口通过外扩固态外存电路连接FLASH存储器，FLASH存储器选用PC28F128型16Mbytes容量FLASH存储器，P0WERPC440硬核连接同步异步串口接口，FPGA芯片通过网络接口电路连接若干个网络接口，本实用新型网络接口设有4个，网络接口电路外接4个独立的PHY芯片，其中一个网络接口电路通过RJ45接口连接面板。
[0020]本实用新型工作时，FPGA芯片上自带串行口 IP核，串行口 IP核通过串口电路连接通信控制芯片，通信控制芯片选用最高数据传输率为4Mbit/s的85C30芯片，85C30芯片是双通道、全双工、支持多种通信协议的通信控制芯片，在同步模式下最高数据传输率为4Mbit/s，85C30芯片连接85C30控制器，85C30控制器主要根据85C30芯片的工作原理及特性进行设计，通过编写用户逻辑代码进行定制，串口电路主要通过85C30芯片和FPGA自带的串行口 IP核实现同步串口和异步串口通信，FPGA芯片内嵌有P0WERPC440硬核，通过采用内嵌式结构，使得结构更加紧凑，达到小型化目的，P0WERPC440硬核连接内存接口和外存接口，内存接口通过外扩DDR2内存电路和DDR2控制器连接外置DDR2存储器，DDR2控制器用于连接CPU核和外接DDR2存储器，DDR2控制器采用多端口存储器控制器，多端口存储器控制器配置成两端口模式，两端口分别为第一端口和第二端口，第一端口为PPC440MC，第二端口为NPI端口，NPI端口数据宽度为64位，用于将要发送的数据输入DDR2为缓存，将MPMC的仲裁方式配置为FIXED模式，以便逻辑的优化，减少资源消耗，外置DDR2存储器选用数据宽度为32位，工作频率为200MHz，型号为MT47H64M16HR的DDR2内存芯片，通过外置DDR2存储器作为嵌入式CPU运行工作软件所需的内存，能够保证工作软件的处理能力，外存接口通过外扩固态外存电路连接FLASH存储器，FLASH存储器选用PC28F128型16Mbytes容量FLASH存储器，FLASH存储器主要用于空间存放CPU运行工作软件所需的文件目录、配置和控制等需存储信息，P0WERPC440硬核连接同步异步串口接口，FPGA芯片内设有MAC控制器，MAC控制器包括一个MAC软核和两个MAC硬核，MAC控制器连接接收与发送FIFO模块，接收与发送FIFO模块容量为64Kbytes，MAC硬核采用TEMAC核，TEMAC核通过PLB总线挂载2个独立的以太网接口，每个TEMAC核可以挂载两个独立以太网控制核，本实用新型2个TEMAC核通过PLB总线每块FPGA总共可以挂载4个独立的以太网接口，4个网络同时挂载时，需要依次对每个TEMAC核分别进行初始化，根据每个TEMAC核的基地址，对对应的寄存器进行读写，通过网络接口电路外接4个独立的PHY芯片实现4路独立的10M/100M/1000M自适应网络通信，其中有一路网络通过RJ45接到面板上既可以用于CPU程序的FTP加载用，也可以同其余三路网络一样实现对外数据通信，配置MAC控制器时，把接收与发送FIFO模块容量增加，可以提高数据的传输阻塞，开启接收与发送硬件校验，可有效地提高传输速度，通信服务模块设计时由于使用FPGA逻辑资源丰富，所以将接收和发送FIFO模块容量都设为64Kbytes，同时开启接收和发送的校验，FPGA芯片通过时钟产生电路连接时钟产生元件，时钟产生元件选用SG-8002JC-100M-SCB元件，时钟产生电路主要为FPGA芯片内嵌入式P0WERPC440硬核提供主频时钟，为网络产生收发时钟，为85C30芯片提供数据收发时钟，电路采用SG-8002JC-100M-SCB产生10MHz时钟经过FPGA片内锁相环产生嵌入式CPU500MHZ主频时钟，每个网络芯片外接I个25MHz晶体经过网络芯片内部振荡电路产生网络收发时钟，由于数据交换装置输入电压为+5V和+3.3V，FPGA芯片电压为+1.0V，FPGA芯片辅助电压为+2.5V，FPGA芯片的1管脚电压为+3.3V，外置DDR2存储器供电电压+1.8V，参考电压为+0.9V，采用MIC37501-2.5BR和MIC37501-1.8BR电源转换芯片产生+2.5V和+1.8V电源电压，采用LTM4616EV电源转换芯片产生+1.0V和+0.9V电源电压以供使用，本实用新型能够基于实时操作系统，可适用于大多数控制系统中实现多控制系统通信数据融合，具有成本低、小型化、功耗低、可靠性高、高性能、维护性强、通用性强等特点。
[0021]以上所述仅为本实用新型较佳的实施例，并非因此限制本实用新型的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本实用新型说明书及图示内容作出的等同替换和显而易见的变化所得到的方案，均应当包含在本实用新型的保护范围内。
【主权项】
1.一种基于XiIinxFPGA深嵌入式数据交换装置，包括FPGA芯片，其特征在于，FPGA芯片上自带串行口 IP核，串行口 IP核通过串口电路连接通信控制芯片，FPGA芯片内嵌有P0WERPC440硬核，FPGA芯片内设有MAC控制器，MAC控制器包括MAC软核和MAC硬核，MAC控制器连接接收与发送FIFO模块，FPGA芯片通过时钟产生电路连接时钟产生元件，P0WERPC440硬核连接内存接口和外存接口，内存接口通过外扩DDR2内存电路和DDR2控制器连接外置DDR2存储器，外存接口通过外扩固态外存电路连接FLASH存储器，FPGA芯片通过网络接口电路连接若干个网络接口，网络接口电路外接4个独立的PHY芯片。2.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述通信控制芯片选用最高数据传输率为4Mbit/s的85C30芯片，85C30芯片连接85C30控制器。3.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述MAC软核设有一个，MAC硬核设有两个。4.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述接收与发送FIFO模块容量为64Kbytes。5.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述MAC硬核采用TEMAC核，TEMAC核通过PLB总线挂载2个独立的以太网接口。6.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述时钟产生元件选用SG-8002JC-100M-SCB元件。7.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述DDR2控制器采用多端口存储器控制器，多端口存储器控制器配置成两端口模式，两端口分别为第一端口和第二端口，第一端口为PPC440MC，第二端口为NPI端口，NPI端口数据宽度为64位。8.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述外置DDR2存储器选用数据宽度为32位，工作频率为200MHz，型号为MT47H64M16HR的DDR2内存芯片。9.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述FLASH存储器选用PC28F128型16Mbytes容量FLASH存储器。10.根据权利要求1所述的基于XilinxFPGA深嵌入式数据交换装置，其特征在于，所述P0WERPC440硬核连接同步异步串口接口，网络接口电路通过RJ45接口连接面板。
【文档编号】H04L12/02GK205545305SQ201620170166
【公开日】2016年8月31日
【申请日】2016年3月1日
【发明人】杜江淮, 梁莉, 李彦, 安红霞, 黄琼
【申请人】杜江淮