专利名称：一种实现高精度埋阻的方法及装置的制作方法
技术领域：
本发明涉及电子设备领域，特别涉及一种实现高精度埋阻的方法及装置。
技术背景平面埋阻技术是采用常规的印制板减成法生产工艺，将电阻集成于多层印制板内。平面 埋阻技术以其高性能、低成本以及长期的稳定性成为电路设计中最为成熟的技术。平面埋阻 技术运用具有以下优势电气性能良好、埋阻密度较高、埋阻可靠性更好以及成本较低。埋 阻结构图如图1所示由三层材料构成铜箔层1 (也可以是其它导体层)、镍磷合金薄膜2 (也 可以是其它电阻层)和绝缘基材3。现有技术提供了一种利用传统PWB (Printed Wire Board,印刷线路板)曝光蚀刻工艺加 工埋阻的方法，该方法的具体流程如下第一、在铜箔层1涂上光致抗蚀剂4，利用曝光和显影技术得到复合图，如图2所示。第二、蚀刻复合图形以外的铜箔层l，然后蚀刻复合图形以外的镍磷合金薄膜2，清洗光 致抗蚀剂4，得到埋阻宽度方向的成形尺寸，依次如图3、图4和图5所示。第四、将埋阻长度掩膜5覆盖在复合图形上，如图6所示。第五，蚀刻不需要的铜箔层l，清洗埋阻长度掩膜5，得到埋阻长度方向的成形尺寸，从 而得到最终的埋阻，如图7和图8所示。在实现本发明过程中，发明人发现现有技术中至少存在如下问题第一、现有埋阻加工流程中，无论是蚀刻埋阻的长度方向的成形尺寸还是蚀刻埋阻宽度 方向的成形尺寸，需要蚀刻掉的铜箔层厚度较大，在蚀刻铜箔层时，会产生梯形效应，从而 直接导致侧向蚀刻尺寸成形的精度较差，影响最终成形的埋阻的阻值精度。第二、现有埋阻加工流程中，需要严格控制铜箔层的厚度，但蚀刻不同厚度的铜箔层需 要不同的工艺参数，这会导致工艺控制比较复杂。发明内容为了提高最终成形的埋阻的阻值精度，使埋阻加工工艺更容易控制，本发明实施例提供了一种实现高精度埋阻的方法及装置。所述技术方案如下蚀刻预设埋阻图形连接端子和非埋阻区域互连线路以外的导体层，得到埋阻长度方向的 成形尺寸和非埋阻区域互连线路；测量所述埋阻长度方向的成形尺寸；根据所述测量的埋阻长度方向的成形尺寸计算修正的埋阻宽度方向的成形尺寸； 根据所述修正的埋阻宽度方向的成形尺寸，蚀刻电阻层，得到成形的埋阻。 一种实现高精度埋阻的装置，所述装置包括 埋阻长度方向成形尺寸获取模块，用于蚀刻预设埋阻图形连接端子和非埋阻区域互连线 路以外的导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路； 测量模块，用于测量所述得到的埋阻长度方向的成形尺寸；埋阻宽度方向成形尺寸计算模块，用于根据所述测量的埋阻长度方向的成形尺寸计算修 正的埋阻宽度方向的成形尺寸；埋阻宽度方向成形尺寸获取模块，用于根据所述修正的埋阻宽度方向的成形尺寸，蚀刻 电阻层，得到成形的埋阻。本发明所述技术方案通过蚀刻预设埋阻图形连接端子和非埋阻区域互连线路图形以外的 导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路；再测量埋阻长度方向的成形 尺寸，根据测量的埋阻长度方向的成形尺寸对埋阻宽度方向的成形尺寸进行修正，并根据修 正的埋阻宽度方向的成形尺寸蚀刻电阻层，可以部分避免蚀刻所带来的梯形效应，从而有助 于提高最终成形的埋阻的阻值精度，使埋阻加工工艺更容易控制。
图1是现有技术提供的埋阻材料组成结构图；图2是现有技术提供的得到埋阻符合图的示意图；图3、图4和图5是现有技术提供的得到埋阻宽度方向成形尺寸的示意图； 图6是现有技术提供的埋阻宽度掩膜覆盖在复合图形上的示意图； 图7、图8是现有技术提供的蚀刻埋阻长度方向的成形尺寸的示意图； 图9是本发明实施例提供的一种实现高精度埋阻的方法；图10、图11是本发明实施例提供的蚀刻埋阻长度方向的成形尺寸的示意图；图12是本发明实施例提供的埋阻区域与非埋阻区域互连线路的示意图；图13和图14是本发明实施例提供的蚀刻埋阻宽度方向的成形尺寸的示意图；图15是本发明实施例提供的一种实现高精度埋阻的装置的组成示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进 一歩地详细描述。本发明实施例提供了一种实现高精度埋阻的方法，该方法通过蚀刻预设埋阻图形连接端 子和非埋阻区域互连线路以外的铜箔层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线 路；再测量埋阻长度方向的成形尺寸，根据埋阻的阻值的计算公式，对埋阻宽度方向的成形 尺寸进行修正，根据修正的埋阻宽度方向的成形尺寸蚀刻镍磷合金薄膜，可以部分避免蚀刻 所带来的梯形效应，从而有助于提高最终成形的埋阻的阻值精度，使埋阻加工工艺更容易控 制。参见图9，本发明实施例的具体步骤如下步骤101:蚀刻预设埋阻图形连接端子和非埋阻区域互连线路以外的铜箔层，得到埋阻 长度方向的成形尺寸和非埋阻区域互连线路，具体流程如图10和图11所示。先在铜箔层涂上光致抗蚀剂，再利用曝光和显影技术在埋阻区域得到预设埋阻图形连接 端子对应的光致抗蚀剂掩膜，在非埋阻区域得到互连线路对应的光致抗蚀剂掩膜，然后蚀刻 铜箔层，最后清洗光致抗蚀剂掩膜得到埋阻长度方向的成形尺寸和非埋阻区域互连线路。其中，埋阻区域是指埋阻6和连接端子8共同覆盖的区域，而非埋阻区域互连线路7是指与预 设埋阻图形连接端子相连的线路，连接端子8是指实现埋阻与其它互连线路相连接的导体结 构，具体如图12所示。需要说明的是，本步骤中在蚀刻埋阻长度方向的成形尺寸时，会采用碱性蚀刻工艺，.这 样并不会损伤镍磷合金薄膜。在本实施例中，镍磷合金薄膜作为电阻层，但实际应用中并不限于镍磷合金薄膜；取铜箔层作为导体材料，但在实际应用中导体材料并不限于铜箔层。 歩骤102:测量埋阻长度方向的成形尺寸。在步骤101中，由于蚀刻铜箔层时存在梯形效应，导致暴露出来的镍磷合金薄膜的尺寸不好控制，这样蚀刻出的埋阻长度方向的成形尺寸的误差较大。在本步骤中，通过测量埋阻 长度方向的成形尺寸，得知埋阻长度方向的成形尺寸的存在误差，为了保证埋阻的阻值精度， 需要对定义的埋阻宽度掩膜进行修正，以补偿蚀刻埋阻长度方向的成形尺寸造成的误差。歩骤103:根据测量的埋阻长度方向的成形尺寸计算修正的埋阻宽度方向的成形尺寸。 埋阻的阻值等于埋阻材料的方块电阻和埋阻长宽比的乘积(方块电阻是一常量)。根据埋 阻的阻值计算公式，可以得知，如果埋阻长度方向的成形尺寸存在误差，可以通过调整埋阻宽度方向的成形尺寸使得埋阻的长宽比保持不变，即埋阻的阻值保持不变。例如，需要蚀刻 的埋阻的长宽比为l: 1，而经过测量发现步骤101蚀刻出的埋阻长度方向的成形尺寸存在误 差，比原先预设的长度长百分之十，如果不整埋阻宽度方向的成形尺寸，则有可能使最终的 埋阻的长宽比为1.1: 1，为了保持埋阻长宽比不变，需要对埋阻宽度方向的成形尺寸进行修 正，使修正的埋阻宽度方向的成形尺寸比预设的埋阻宽度方向的成形尺寸长百分之十，这样 埋阻的长宽比即可保持不变，依然是l: 1。歩骤104:根据所述修正的埋阻宽度方向的成形尺寸蚀刻镍磷合金薄膜5，得到成形的埋 阻，具体流程如图13和图14所示。由于在歩骤101中蚀刻埋阻长度方向的成形尺寸存在误差，并且通过步骤102和步骤103 可以得知需要对埋阻宽度方向的成形尺寸进行修正，并且修正的数据也可以计算出来，因此 本歩骤中将修正的埋阻宽度掩膜5覆盖在埋阻区域，然后用1%浓度的硫酸铜溶液(1%浓度 的硫酸铜溶液对镍磷合金薄膜的反应活性较高，对铜箔层的反应活性不高，但在实际应用中 并不限于该浓度的硫酸铜溶液，也不限于硫酸铜溶液，选择蚀刻工艺的标准是要对电阻层的 反应活性较高，对导体层的反应活性不高)蚀刻镍磷合金薄膜2，再清洗掉埋阻宽度掩膜5， 即最终得到成形的埋阻。此外，由于镍磷合金薄膜的厚度很小，在1%硫酸铜溶液中很容易被蚀刻掉，而1%硫酸 铜溶液对铜箔层的蚀刻效果不明显，因此预设埋阻图形外的互连线路不需要使用掩膜保护。需要说明的是，图13中得到的埋阻图形是本发明实施例的一个举例，实际应用中，根据 需要对埋阻图形的形状要求也不一样，但基本原理与本发明实施例所述技术方案类似，不再 赘述。在本实施例的步骤101中已经蚀刻预设埋阻图形连接端子和非埋阻区域互连线路以外的 铜箔层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路，因此在歩骤102中只需要根 据修正的埋阻宽度方向的成形尺寸蚀刻不需要的镍磷合金薄膜，则会得到成形的埋阻。而镍 磷合金薄膜的厚度很小，通常为亚微米级别，蚀刻镍磷合金薄膜所产生的梯形效应可以忽略， 蚀刻的精度很高。同时，在本实施例中，通过测量可以得知蚀刻埋阻长度方向的成形尺寸的 误差，根据埋阻的阻值计算公式，可以通过调整埋阻宽度方向的成形尺寸对该误差作出修正， 从而有助于提高埋阻的阻值精度。此外，由于单独蚀刻镍磷合金薄膜的精度很高，且可以通过调整埋阻宽度方向的成形尺 寸对蚀刻埋阻长度方向的成形尺寸出现的误差作出修正，因此对于蚀刻铜箔层的厚度并无特 殊要求，加工工艺更容易控制。本发明实施例还提供了一种实现高精度埋阻的装置，如图15所示，该装置包括 埋阻长度方向成形尺寸获取模块，用于蚀刻预设埋阻图形连接端子和非埋阻区域互连线 路以外的导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路； 测量模块，用于测量得到的埋阻长度方向的成形尺寸；埋阻宽度方向成形尺寸计算模块，用于根据测量的埋阻长度方向的成形尺寸计算修正的 埋阻宽度方向的成形尺寸；埋阻宽度方向成形尺寸获取模块，用于根据修正的埋阻宽度方向的成形尺寸，蚀刻电阻 层，得到成形的埋阻。其中，埋阻长度方向成形尺寸获取模块包括涂层单元，用于在导体层涂上光致抗蚀剂；掩膜获取单元，用于利用曝光和显影技术在埋阻区域得到预设埋阻图形连接端子对应的 光致抗蚀剂掩膜，在非埋阻区域得到互连线路对应的光致抗蚀剂掩膜； 导体层蚀刻单元，用于蚀刻导体层；清洗单元，用于清洗光致抗蚀剂掩膜，得到埋阻长度方向的成形尺寸和非埋阻区域互连 线路。其中，埋阻宽度方向成形尺寸获取模块包括覆盖单元，用于将修正的埋阻宽度掩膜覆盖在埋阻区域；导体层蚀刻单元，用于蚀刻修正的埋阻宽度掩膜以外的电阻层，得到成形的埋阻。本发明实施例所述技术方案通过蚀刻预设埋阻图形连接端子和非埋阻区域互连线路以外 的铜箔层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路；再测量埋阻长度方向的成 形尺寸，根据埋阻的阻值的计算公式，对埋阻宽度方向的成形尺寸进行修正，根据修正的埋 阻宽度方向的成形尺寸蚀刻镍磷合金薄膜，可以部分避免蚀刻所带来的梯形效应，从而有助 于提高最终成形的埋阻的阻值精度，使埋阻加工工艺更容易控制。以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之 内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1、一种实现高精度埋阻的方法，其特征在于，所述方法包括蚀刻预设埋阻图形连接端子和非埋阻区域互连线路以外的导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路；测量所述埋阻长度方向的成形尺寸；根据所述测量的埋阻长度方向的成形尺寸计算修正的埋阻宽度方向的成形尺寸；根据所述修正的埋阻宽度方向的成形尺寸，蚀刻电阻层，得到成形的埋阻。
2、 如权利要求l所述的实现高精度埋阻的方法，其特征在于，所述蚀刻预设埋阻图形连 接端子和非埋阻区域互连线路以外的导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互 连线路的歩骤具体包括在导体层涂上光致抗蚀剂；利用曝光和显影技术在埋阻区域得到所述预设埋阻图形连接端子对应的光致抗蚀剂掩 膜，在非埋阻区域得到所述互连线路对应的光致抗蚀剂掩膜； 蚀刻导体层；清洗所述光致抗蚀剂掩膜，得到所述埋阻长度方向的成形尺寸和所述非埋阻区域互连线路。
3、 如权利要求1所述的实现高精度埋阻的方法，其特征在于，所述根据所述测量的埋阻长度方向的成形尺寸计算修正的埋阻宽度方向的成形尺寸的步骤具体为所述修正的埋阻宽度方向的成形尺寸等于所述测量的埋阻长度方向的成形尺寸乘以方块 电阻再除以埋阻的阻值。
4、 如权利要求1所述的实现高精度埋阻的方法，其特征在于，所述根据所述修正的埋阻 宽度方向的成形尺寸，蚀刻电阻层，得到成形的埋阻的步骤具体包括将修正的埋阻宽度掩膜覆盖在埋阻区域，蚀刻所述修正的埋阻宽度掩膜以外的电阻层， 得到所述成形的埋阻。
5、 一种实现高精度埋阻的装置，其特征在于，所述装置包括埋阻长度方向成形尺寸获取模块，用于蚀刻预设埋阻图形连接端子和非埋阻区域互连线 路以外的导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路； 测量模块，用十测量所述得到的埋阻长度方向的成形尺寸；埋阻宽度方向成形尺寸计算模块，用于根据所述测量的埋阻长度方向的成形尺寸计算修 正的埋阻宽度方向的成形尺、J—;埋阻宽度方向成形尺寸获取模块，用于根据所述修正的埋阻宽度方向的成形尺寸，蚀刻 电阻层，得到成形的埋阻。
6、 如权利要求5所述的实现高精度埋阻的装置，其特征在于，所述埋阻长度方向成形尺 寸获取模块包括涂层单元，用于在导体层涂上光致抗蚀剂；掩膜获取单元，用于利用曝光和显影技术在埋阻区域得到所述预设埋阻图形连接端子对 应的光致抗蚀剂掩膜，在非埋阻区域得到所述互连线路对应的光致抗蚀剂掩膜； 导体层蚀刻单元，用于蚀刻导体层；清洗单元，用于清洗所述光致抗蚀剂掩膜，得到所述埋阻长度方向的成形尺寸和所述非 埋阻区域互迕线路。
7、 如权利要求5所述的实现高精度埋阻的装置，艽特征在于，所述埋阻宽度方向成形尺 寸获取模块包括覆盖单元，用于将修正的埋阻宽度掩膜覆盖在埋阻区域；导体层蚀刻单元，用于蚀刻所述修正的埋阻宽度掩膜以外的电阻层，得到所述成形的埋
全文摘要
本发明公开了一种实现高精度埋阻的方法及装置，属于电子设备领域。所述方法包括所述方法包括蚀刻预设埋阻图形连接端子和非埋阻区域互连线路以外的导体层，得到埋阻长度方向的成形尺寸和非埋阻区域互连线路；测量所述埋阻长度方向的成形尺寸；根据所述测量的埋阻长度方向的成形尺寸计算修正的埋阻宽度方向的成形尺寸；根据所述修正的埋阻宽度方向的成形尺寸，蚀刻电阻层，得到成形的埋阻。本发明所述技术方案先蚀刻出埋阻长度方向的成形尺寸和非埋阻区域互连线路；再通过蚀刻埋阻宽度方向的成形尺寸，对蚀刻埋阻长度方向的成形尺寸造成的误差进行修正，从而有助于提高最终成形的埋阻的阻值精度，使埋阻加工工艺更容易控制。
文档编号H05K3/30GK101227800SQ20081005756
公开日2008年7月23日 申请日期2008年2月3日 优先权日2008年2月3日
发明者王洪利 申请人:深圳华为通信技术有限公司