专利名称：一种并联发光二极管的驱动电路的制作方法
技术领域：
本实用新型涉及发光二极管领域，特别是涉及一种并联发光二极管的驱动电路。目前在手持设备(如手机、MP3、MP4、GPS等)中，发光二极管(LED Light-Emitting Diode)作为液晶显示屏的背光照明已经得到广泛的应用。LED的光特性通常由LED工作电流函数描述，控制LED的发光亮度，就是要控制 LED的工作电流。实际应用中，LED驱动电路按LED的连接方式可分为串联驱动和并联驱动 两种。参照图1，为现有技术的并联发光二极管的驱动电路结构图。图1所示驱动电路包 括η (η为正整数)路驱动模块；各路驱动模块结构相同，以第1路驱动模块IOOa为例进行 说明。所述驱动模块IOOa包括发光二极管LED_1、运算放大器0ΡΑ_1、第一晶体管 Mbp_l、第二晶体管Mbn_l、功率管MPower_l和使能晶体管Moff_l。其中，所述发光二极管LED_1的阳极接电源Vcc，阴极接功率管MPowerJ的漏极； 所述功率管MPowerJ的栅极和第二晶体管Mbn_l的栅极一同接运算放大器0PA_1的输出 端，功率管MPowerJ的源极和第二晶体管Mbn_l的源极一同接地；所述运算放大器0PA_1 的正反馈输入端、第二晶体管Mbn_l的漏极一同接第一晶体管Mbp_l的漏极，运算放大器 0PA_1的负反馈输入端接所述功率管MPoWer_l的漏极；所述第一晶体管Mbp_l的源极接 芯片电源Vdd ！，其栅极接偏置电压PBIAS ；所述使能晶体管Moff_l的漏极接运算放大器 0PA_1的输出端，其源极接地，其栅极接使能信号Enable。图1所示驱动电路中，对于各驱动模块，通过第一晶体管Mbp_i输入参考电流，经 运算放大器0PA_i、功率管MPowerj和第二晶体管Mbn_i的作用，使LED_i的驱动电流Imi
i与第一晶体管Mbp_i上的漏极电流成固定比例关系，该比例系数为MPowerj的沟道宽长 比与第二晶体管Mbn_i的沟道宽长比的比例数值。如果不考虑运算放大器0PA_i的输入失 调电压，则LED_i的驱动电流计算方法如式(1)所示其中，Ileiu为LED_i的驱动电流」为第一晶体管Mbp_i的漏极电流Jmpotct」为 功率管MPowerj的沟道宽，Lmpotct+i为功率管MPowerj的沟道长；Wttbn+i为第二晶体管Mbn_ i的沟道宽，Ltlbn i为第二晶体管Mbn_i的沟道长。故LED_i的驱动电流与第一晶体管Mbp_i中的电流比例由第一晶体管Mbp_i、第二 晶体管Mbn_i和功率管MPowerj的沟道宽长比的比例系数决定(i = 1、2…η)。如果，令 第一晶体管Mbp_i、第二晶体管Mbn_i和功率管MPower_i (i = 1、2…η)的沟道宽长比的比
背景技术例系数相等，并且各驱动模块的第一晶体管Mbp_l、Mbp_2…Mbp_n之间的沟道宽长比相等， 则理论上LED_1、LED_2…LED_n的驱动电流应该完全相同。但在实际应用中，现有技术所述驱动电路存在以下问题(1)运算放大器0PA_i存在输入失调电压Vosi，故功率管MPower_i的漏极电压与 第二晶体管Mbn_i的漏极电压不完全相等，差值即为运算放大器0PA_i(i = 1、2…η)的输 入失调电压。因此第二晶体管Mbn_i与功率管MPowerj的工作状态不完全一样，它们之间 的电流匹配会下降；(2)功率管MPowerj的沟道宽长比远大于第二晶体管Mbn_i的沟道宽长比，功率 管MPowerj与第二晶体管Mbn_i的阈值电压容易存在失配现象，因此功率管MPowerj与 第二晶体管Mbn_i的电流比例不完全由它们的沟道宽长比的比例系数决定；(3)各驱动模块的第一晶体管Mbp_l、Mbp_2…Mbp_n之间的电流由于阈值电压失 配或者沟道宽长比的失配也会存在失配问题。因此，对于现有技术所述驱动电路，很难实现各路发光二极管LED_i之间的驱动 电流的匹配。
实用新型内容本实用新型所要解决的技术问题是提供一种并联发光二极管的驱动电路，能够保 证各路发光二极管的驱动电流具有良好的匹配。为实现上述目的，本实用新型提供了一种并联发光二极管的驱动电路，所述电路 包括至少一路驱动模块；其中，各路驱动模块包括发光二极管、斩波运算放大器、驱动功 率管、采样电阻、使能晶体管；所述发光二极管的阳极接电源，阴极接驱动功率管的漏极；所述驱动功率管的栅 极接斩波运算放大器的输出端，其源极经采样电阻接地；所述斩波运算放大器的正反馈输 入端接参考电压，其负反馈输入端接所述驱动功率管的源极，所述斩波运算放大器的斩波 控制信号输入端接交换控制信号；所述使能晶体管的漏极接斩波运算放大器的输出端，其 栅极接使能控制信号，其源极接地；所述交换控制信号在斩波运算器的总工作时间长度内一半时间处于低电平状态、 一半时间处于高电平状态。优选地，所述斩波运算放大器包括偏置电流镜、第一级差分放大器的输入晶体管 对、第一级差分放大器的电流镜晶体管对；其中，所述输入晶体管对作为所述斩波运算放大器的负反馈输入端和正反馈输入端分 别接驱动功率管的源极和参考电压；所述电流镜晶体管对中的一个晶体管连接成二极管形 式，其漏端、栅端和电流镜晶体管对中的另一个晶体管的栅端连接在一起；所述输入晶体管对用于将第一级差分放大器的输入差分电压转换成差分电流；所 述电流镜晶体管对用于将差分电流转换成第一级差分放大器的单端电压输出；当所述交换控制信号高、低电平切换时，所述斩波运算放大器的第一级差分放大 器的输入晶体管对发生电学位置交换，同时所述第一级差分放大器的电流镜晶体管对之间 发生电学位置交换。优选地，所述斩波运算放大器包括[0025]第一晶体管和第二晶体管共栅极连接，其栅极公共端接栅极偏置电压；所述第一 晶体管和第二晶体管共源极连接，其源极公共端接工作电压；所述第一晶体管的漏极同时 接第三晶体管的源极和第四晶体管的源极；所述第三晶体管的漏极接第五晶体管的漏极； 所述第四晶体管的漏极接第六晶体管的漏极；所述第五晶体管的栅极和所述第六晶体管的 栅极相连，所述第五晶体管的源极和第六晶体管的源极共同接地；所述第二晶体管的漏极 接所述第七晶体管的漏极；所述第七晶体管的源极接地；所述密勒补偿电容接在第七晶体 管的漏极与栅极之间；运算放大器的输入端接所述交换控制信号，其输入端还接第一开关的控制端、第 二开关的控制端、第三开关的控制端、以及第四开关的控制端，其输出端接第五开关的控制 端、第六开关的控制端、第七开关的控制端、以及第八开关的控制端；所述第一开关的第一触点与第五开关的第一触点相连，二者的公共端接所述第三 晶体管的栅极；所述第二开关的第一触点与第六开关的第一触点相连，二者的公共端接所 述第四晶体管的栅极；所述第三开关的第一触点与第七开关的第一触点相连，二者的公共 端接所述第五晶体管和第六晶体管的栅极公共端；所述第四开关的第一触点与第八开关的 第一触点相连，二者的公共端接所述第七晶体管的栅极；所述第三开关的第二触点和所述第八开关的第二触点相连，其公共端接所述第三 晶体管和第五晶体管的漏极公共端；所述第四开关的第二触点和所述第七开关的第二触点 相连，其公共端接所述第四晶体管和第六晶体管的漏极公共端；所述第一开关的第二触点与第六开关的第二触点相连，作为所述斩波运算放大器 的负反馈输入端；所述第二开关的第二触点与第六开关的第二触点相连，作为斩波运算放 大器的正反馈输入端；所述第七晶体管的漏极作为斩波运算放大器的输出端。优选地，所述交换控制信号的高、低电平切换频率高于50赫兹与现有技术相比，本实用新型具有以下优点本实用新型实施例所述驱动电路中，采用斩波运算放大器替代现有技术中的运算 放大器，用交换控制信号作为该斩波运算放大器的斩波控制信号，交换控制信号在斩波运 算器的总工作时间长度内一半时间处于低电平状态、一半时间处于高电平状态，当所述交 换控制信号进行高低电平切换时，可以使得该斩波运算放大器的输入失调电压的正负极性 发生翻转，由此使得在斩波运算放大器在其总工作时间长度内，一半时间内输入失调电压 为正，一半时间内输入失调电压为负，所以总的平均输入失调电压为零，该斩波运算放大器 产生的输入失调电压正负相抵消，消除了运算放大器的输入失调电压对各路发光二极管驱 动电流匹配的影响，使各路驱动模块的LED驱动电流仅由参考电压和采样电阻决定，由此 能够很好的保证并联LED驱动电流具有良好的匹配精度。
图1为现有技术的并联发光二极管的驱动电路结构图；图2为本实用新型实施例提供的并联发光二极管的驱动电路结构图；图3为本实用新型实施例所述运算放大器电路结构图。
具体实施方式
为使本实用新型的上述目的、特征和优点能够更加明显易懂，
以下结合附图和具 体实施方式对本实用新型作进一步详细的说明。本实用新型所要解决的技术问题是提供一种并联发光二极管的驱动电路，能够保 证各路LED驱动电流具有良好的匹配。参照图2所示，为本实用新型实施例提供的并联发光二极管的驱动电路结构图。 图2所示驱动电路包括η路驱动模块(η为正整数)，分别为η个发光二极管LED提供驱动 电流。本实用新型实施例中仅以图2所示为例进行说明，在实际应用中，所述驱动电路中包 括驱动模块的路数η可以根据实际需要具体确定。本实用新型中，η路驱动模块在电路结构上是完全相同的。因此，下面仅以其中1 路驱动模块11为例对其电路结构和工作原理进行详细说明，其他驱动模块均与之相同。以图2中的第1路驱动模块11为例进行说明。所述第1路驱动模块11包括发 光二极管LED1、斩波运算放大器C-0PA1、驱动功率管MPowerl、采样电阻R1，使能晶体管 Moffl0其中，所述发光二极管LEDl的阳极接电源Vcc，阴极接驱动功率管MPowerl的漏 极；所述驱动功率管MPowerl的栅极接斩波运算放大器C-OPAl的输出端Vo，其源极经采样 电阻Rl接地；所述斩波运算放大器C-OPAl的正反馈输入端V+接参考电压VR，其负反馈输 入端V-接所述驱动功率管MPowerl的源极，所述斩波运算放大器C-OPAl的斩波控制信号 输入端接交换控制信号HCLK。所述使能晶体管Moffl的漏极接斩波运算放大器C-OPAl的 输出端，其栅极接使能控制信号Enable，其源极接地。图2中其余各路驱动模块的电路结构均与第1路驱动模块的电路结构相同。需要说明是的，本实用新型实施例所述驱动电路中，所述交换控制信号HCLK在所 述斩波运算放大器C-OPAi的总工作时间长度内一半时间处于低电平状态、一半时间处于 高电平状态。当使能信号Enable为高时，斩波运算放大器C-OPAi停止工作，发光二极管 LEDi的电流也降为零，当使能信号Enable为低时，斩波运算放大器C-OPAi可以正常工作。需要说明的是，斩波运算放大器C-OPAi不工作的时间段(即为停止发光二极管 LEDi驱动的时间段)不属于斩波运算放大器C-OPAi的总工作时间长度内。如果工作时使能信号Enable为周期PWM信号，则斩波运算放大器C-OPAi的总工 作时间长度为斩波运算放大器C-OPAi正常工作(使能信号Enable为低电平)的时间长度 段的总和。所述斩波运算放大器C-OPAi的输入失调电压主要是由其第一级差分放大器的输 入晶体管对和电流镜晶体管对失配造成的。本实用新型所述驱动电路中，采用交换控制信号 HCLK作为所述斩波运算放大器C-OPAi的斩波控制信号。当所述交换控制信号HCLK进行高、 低电平切换时，可以使得所述斩波运算放大器C-OPAi的第一级差分放大器的输入晶体管对 之间发生电学位置交换，同时还可以使得所述第一级差分放大器的电流镜晶体管对之间发生 电学位置交换，由此可以使得该斩波运算放大器的输入失调电压的正负极性发生翻转。由于交换控制信号在斩波运算器的总工作时间长度内一半时间处于低电平状态、 一半时间处于高电平状态，即在发光二极管LEDi通电流的总工作时间长度内，所述交换控 制信号HCLK —半时间处于高电平、一半时间处于低电平，由此能够使得所述斩波运算放大器C-OPAi的输入失调电压正负相互抵消，消除了运算放大器的输入失调电压对各路发光 二极管驱动电流匹配的影响，使各路驱动模块的LEDi驱动电流仅由参考电压VR和采样电 阻Ri决定。对于本实施例所述驱动电路，各路驱动模块的参考电压VR是相同的，因此各路驱 动模块上的发光二极管LEDi的驱动电流仅由该路驱动模块的采样电阻Ri的阻值决定，只 要在电路设计时，保证各路驱动模块的采样电阻Ri具有良好的匹配精度，即可保证所述驱 动电路中各路发光二极管LEDi的驱动电流的匹配精度。由半导体工艺常识可知，在半导体工艺制作中，电阻具有非常好的匹配性，对于同 尺寸多晶硅电阻，其相互之间的阻值失配可控制在0. 以下。因此，采用本实用新型所述 并联发光二极管的驱动电路，能够保证各路发光二极管LEDi的驱动电流具有良好的匹配， 其匹配精度可以接近电阻的匹配精度。优选地，本实用新型实施例中，所述交换控制信号HCLK的高低电平切换频率高于 50Hz,以免使使用者的眼睛感觉到LED闪烁。本实用新型实施例图2所示驱动电路中，各路驱动模块采用的斩波运算放大器 C-OPAi (i = 1、2、…η)在电路结构上是完全相同的。需要说明的是，本实用新型所述斩波运算放大器C-OPAi包括偏置电流镜、第一 级差分放大器的输入晶体管对、第一级差分放大器的电流镜晶体管对。所述输入晶体管对作为所述斩波运算放大器的负反馈输入端和正反馈输入端分 别接驱动功率管的源极和参考电压；所述电流镜晶体管对中的一个晶体管连接成二极管形 式，其漏极、栅极和电流镜晶体管对中的另一个晶体管的栅极连接在一起。输入晶体管对的 作用是将第一级差分放大器的输入差分电压转换成差分电流，电流镜晶体管对的作用是将 差分电流转换成第一级差分放大器的单端输出电压。当所述交换控制信号HCLK进行高、低电平切换时，所述斩波运算放大器的第一级 差分放大器的输入晶体管对发生电学位置交换，同时所述第一级差分放大器的电流镜晶体 管对之间发生电学位置交换。由此可以使得该斩波运算放大器的输入失调电压的正负极性 发生翻转。所述斩波运算放大器C-OPAi可以通过多种具体电路形式实现。本实施例中，以其 中一种具体电路结构为例进行详细说明，如图3所示。在本实用新型其他实施例中，所述斩 波运算放大器C-OPAi可以但不限于图3所示电路结构。具体参照图3所示，为本实用新型实施例所述斩波运算放大器电路结构图。下面 结合图3，对所述斩波运算放大器的电路结构和工作原理进行详细说明。如图3所示，所述斩波运算放大器C-OPAi (i = 1、2、…η)包括7个晶体管Ml Μ7、8个开关Sl S8、反相器irw、密勒补偿电容Cl。其具体电路连接如下所述第一晶体管Ml和第二晶体管M2共栅极连接，其栅极公共端接栅极偏置电压BIAS; 所述第一晶体管Ml和第二晶体管M2共源极连接，其源极公共端接工作电压Vdd;所述第一 晶体管Ml的漏极同时接第三晶体管M3的源极和第四晶体管M4的源极；所述第三晶体管 M3的漏极接第五晶体管M5的漏极，二者的漏极公共端为NET3 ；所述第四晶体管M4的漏极 接第六晶体管M6的漏极，二者的漏极公共端为NET4 ；所述第五晶体管M5的栅极和所述第 六晶体管M6的栅极相连，二者的栅极公共端为NET5，所述第五晶体管M5的源极和第六晶体管的源极M6共同接地；所述第二晶体管M2的漏极接所述第七晶体管M7的漏极；所述第七 晶体管M7的源极接地；所述密勒补偿电容Cl接在第七晶体管M7的漏极与栅极之间。反相器inv的输入端接所述交换控制信号HCLK，其输入端还接第一开关Sl的控制 端、第二开关S2的控制端、第三开关S3的控制端、以及第四开关S4的控制端，其输出端接 第五开关S5的控制端、第六开关S6的控制端、第七开关S7的控制端、以及第八开关S8的 控制端；所述第一开关Sl的第一触点与第五开关S5的第一触点相连，二者的公共端NETl 接所述第三晶体管M3的栅极；所述第二开关S2的第一触点与第六开关S6的第一触点相 连，二者的公共端NET2接所述第四晶体管M4的栅极；所述第三开关S3的第一触点与第七 开关S7的第一触点相连，二者的公共端接所述第五晶体管M5和第六晶体管M6的栅极公共 端NET5 ；所述第四开关S4的第一触点与第八开关S8的第一触点相连，二者的公共端NET6 接所述第七晶体管M7的栅极；所述第三开关S3的第二触点和所述第八开关S8的第二触点相连，其公共端接所 述第三晶体管M3和第五晶体管M5的漏极公共端NET3 ；所述第四开关S4的第二触点和所 述第七开关S7的第二触点相连，其公共端接所述第四晶体管M4和第六晶体管M6的漏极公 共端NET4 ；所述第一开关Sl的第二触点与第六开关S6的第二触点相连，作为所述斩波运算 放大器C-OPAi的负反馈输入端V-；所述第二开关S2的第二触点与第五开关S5的第二触 点相连，作为斩波运算放大器C-OPAi的正反馈输入端V+ ；所述第七晶体管M7的漏极作为 斩波运算放大器C-OPAi的输出端Vo。本实用新型实施例所述斩波运算放大器C-OPAi中，所述第一晶体管Ml和第二 晶体管M2为偏置电流镜；所述第三晶体管M3和第四晶体管M4构成所述斩波运算放大器 C-OPAi第一级差分放大器的输入晶体管对，所述第五晶体管M5和第六晶体管M6构成所述 第一级差分放大器的电流镜晶体管对，所述第七晶体管M7为斩波运算放大器C-OPAi的输出管。当所述交换控制信号HCLK为高电平时，第一开关Sl、第二开关S2、第三开关S3、第 四开关S4闭合，第五开关S5、第六开关S6、第七开关S7、第八开关S8断开；所述第三晶体 管M3的栅极(如图3中NETl所示)作为所述斩波运算放大器C-OPAi的负反馈输入端接 驱动功率管MPoweri的源极，所述第四晶体管M4的栅极(如图3中NET2所示)作为所述 斩波运算放大器C-OPAi的正反馈输入端接参考电压VR，所述第六晶体管M6作为所述斩波 运算放大器C-OPAi中第一级差分放大器的输出管；此时，定义该斩波运算放大器C-OPAi在所述交换控制信号HCLK为高电平时的输
入失调电压为Vtjsili。当所述交换控制信号HCLK为低电平时，第一开关Si、第二开关S2、第三开关S3、 第四开关S4断开，第五开关S5、第六开关S6、第七开关S7、第八开关S8闭合；所述第三晶 体管M3的栅极作为所述斩波运算放大器C-OPAi的正反馈输入端接参考电压VR，所述第四 晶体管M4的栅极作为所述斩波运算放大器C-OPAi的负反馈输入端接驱动功率管MPoweri 的源极，所述第五晶体管M5作为所述斩波运算放大器C-OPAi中第一级差分放大器的输出 管；[0067]此时，定义该斩波运算放大器C-OPAi在所述交换控制信号HCLK为低电平时的输 入失调电压为Vtjsutl由于所述斩波运算放大器C-OPAi的输入失调电压主要是由其第一级差分放大器 的输入晶体管对(第三晶体管M3和第四晶体管M4)和电流镜晶体管对(第五晶体管M5和 第六晶体管M6)失配造成的。本实用新型所述驱动电路中，当所述交换控制信号HCLK进行高、低电平切换时， 可以使得所述斩波运算放大器的第一级差分放大器的输入晶体管对(第三晶体管M3和第 四晶体管M4)之间发生电学位置交换，同时还可以使得所述第一级差分放大器的电流镜晶 体管对(第五晶体管M5和第六晶体管M6)之间发生电学位置交换。由此，可以认为Vosai = -Vosu(2)对于第i(i = 1、2、…η)路驱动模块而言，当所述交换控制信号HCLK为高电平 时，第i路驱动模块上的LEDi驱动电流为ILEDi = (VR+V0SHi)/Ri(3)当所述交换控制信号HCLK为低电平时，第i路驱动模块上的LEDi驱动电流为ILEDi = (VR+V0SLi)/Ri(4)本实用新型实施例中，所述交换控制信号HCLK在斩波运算器的总工作时间长度 内一半时间处于低电平状态、一半时间处于高电平状态，即在发光二极管LEDi通电流的总 工作时间长度内，所述交换控制信号HCLK—半时间处于高电平、一半时间处于低电平。因 此，第i路驱动模块上的发光二极管LEDi的平均驱动电流为
「00761 I 一 0.5(VR + VasH,) 0.5(VR + Vqsu) . VR()
L0076」 JU;D,(ave) 一-—-+-—-L〕乂
RiRiRi由公式(5)可以看出，对于各路驱动模块上的发光二极管LEDi而言，其平均驱动 电流仅由该路驱动模块的采样电阻Ri的阻值和所述斩波运算放大器C-OPAi的正反馈输入 端连接的参考电压VR决定。由于所述驱动电路中各路驱动模块输入的参考电压VR均相同， 所述各路驱动模块的发光二极管LEDi的平均驱动电流仅有该路驱动模块的采样电阻Ri的 值决定。因此，只要在电路设计时，保证各路驱动模块的采样电阻Ri具有良好的匹配精度， 即可保证所述驱动电路中各路发光二极管LEDi的驱动电流的匹配精度。以上对本实用新型所提供的一种并联发光二极管的驱动电路，进行了详细介绍， 本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实施例的说明只 是用于帮助理解本实用新型的方法及其核心思想；同时，对于本领域的一般技术人员，依据 本实用新型的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内 容不应理解为对本实用新型的限制。
权利要求一种并联发光二极管的驱动电路，其特征在于，所述电路包括至少一路驱动模块；其中，各路驱动模块包括发光二极管、斩波运算放大器、驱动功率管、采样电阻、使能晶体管；所述发光二极管的阳极接电源，阴极接驱动功率管的漏极；所述驱动功率管的栅极接斩波运算放大器的输出端，其源极经采样电阻接地；所述斩波运算放大器的正反馈输入端接参考电压，其负反馈输入端接所述驱动功率管的源极，所述斩波运算放大器的斩波控制信号输入端接交换控制信号；所述使能晶体管的漏极接斩波运算放大器的输出端，其栅极接使能控制信号，其源极接地；所述交换控制信号在斩波运算器的总工作时间长度内一半时间处于低电平状态、一半时间处于高电平状态。
2.根据权利要求1所述的并联发光二极管的驱动电路，其特征在于，所述斩波运算放 大器包括偏置电流镜、第一级差分放大器的输入晶体管对、第一级差分放大器的电流镜晶 体管对；其中，所述输入晶体管对作为所述斩波运算放大器的负反馈输入端和正反馈输入端分别接 驱动功率管的源极和参考电压；所述电流镜晶体管对中的一个晶体管连接成二极管形式， 其漏端、栅端和电流镜晶体管对中的另一个晶体管的栅端连接在一起；所述输入晶体管对用于将第一级差分放大器的输入差分电压转换成差分电流；所述电 流镜晶体管对用于将差分电流转换成第一级差分放大器的单端电压输出；当所述交换控制信号高、低电平切换时，所述斩波运算放大器的第一级差分放大器的 输入晶体管对发生电学位置交换，同时所述第一级差分放大器的电流镜晶体管对之间发生 电学位置交换。
3.根据权利要求1或2所述的并联发光二极管的驱动电路，其特征在于，所述斩波运算 放大器包括第一晶体管和第二晶体管共栅极连接，其栅极公共端接栅极偏置电压；所述第一晶体 管和第二晶体管共源极连接，其源极公共端接工作电压；所述第一晶体管的漏极同时接第 三晶体管的源极和第四晶体管的源极；所述第三晶体管的漏极接第五晶体管的漏极；所述 第四晶体管的漏极接第六晶体管的漏极；所述第五晶体管的栅极和所述第六晶体管的栅极 相连，所述第五晶体管的源极和第六晶体管的源极共同接地；所述第二晶体管的漏极接所 述第七晶体管的漏极；所述第七晶体管的源极接地；所述密勒补偿电容接在第七晶体管的 漏极与栅极之间；运算放大器的输入端接所述交换控制信号，其输入端还接第一开关的控制端、第二开 关的控制端、第三开关的控制端、以及第四开关的控制端，其输出端接第五开关的控制端、 第六开关的控制端、第七开关的控制端、以及第八开关的控制端；所述第一开关的第一触点与第五开关的第一触点相连，二者的公共端接所述第三晶体 管的栅极；所述第二开关的第一触点与第六开关的第一触点相连，二者的公共端接所述第 四晶体管的栅极；所述第三开关的第一触点与第七开关的第一触点相连，二者的公共端接 所述第五晶体管和第六晶体管的栅极公共端；所述第四开关的第一触点与第八开关的第一 触点相连，二者的公共端接所述第七晶体管的栅极；所述第三开关的第二触点和所述第八开关的第二触点相连，其公共端接所述第三晶体管和第五晶体管的漏极公共端；所述第四开关的第二触点和所述第七开关的第二触点相 连，其公共端接所述第四晶体管和第六晶体管的漏极公共端；所述第一开关的第二触点与第六开关的第二触点相连，作为所述斩波运算放大器的负 反馈输入端；所述第二开关的第二触点与第五开关的第二触点相连，作为斩波运算放大器 的正反馈输入端；所述第七晶体管的漏极作为斩波运算放大器的输出端。
4.根据权利要求1或2所述的并联发光二极管的驱动电路，其特征在于，所述交换控制 信号的高、低电平切换频率高于50赫兹。
专利摘要本实用新型涉及一种并联发光二极管的驱动电路，所述电路包括至少一路驱动模块；其中，各路驱动模块包括发光二极管的阳极接电源，阴极接驱动功率管的漏极；驱动功率管的栅极接斩波运算放大器的负反馈输出端，其源极经采样电阻接地；斩波运算放大器的正反馈输入端接参考电压，其负反馈输入端接驱动功率管的源极，斩波运算放大器的斩波控制信号输入端接交换控制信号；使能晶体管的漏极接斩波运算放大器的输出端，其栅极接使能控制信号，其源极接地；交换控制信号在所述斩波运算器的总工作时间长度内一半时间处于低电平状态、一半时间处于高电平状态。采用本实用新型实施例，能够保证各路发光二极管的驱动电流具有良好的匹配。
文档编号H05B37/02GK201682659SQ20102012819
公开日2010年12月22日 申请日期2010年3月9日 优先权日2010年3月9日
发明者刘祖韬, 史刚, 孙建波, 程坤 申请人:Bcd半导体制造有限公司