专利名称：芯片互连背板及其分段阶梯阻抗设计方法
技术领域：
本发明涉及电路设计领域，更具体地说，本发明涉及一种芯片互连背板及其分段阶梯阻抗设计方法。
背景技术：
在高性能计算机、大型数据中心、网络存储系统中，高性能交换机是非常重要的设备之一。随着高速串行互连标准的不断提升，高性能交换机内单通道IOGbps以上速率的大规模串行背板系统的应用设计越来越多，伴随而来的高速信号完整性问题也日益严重，其中信号反射带来的信号完整性衰减更为严重，常规的通道阻抗一致性设计方法已经无法很好地适应极低误码率的性能设计需求。
高速串行背板传输时，信号的反射主要来自通道阻抗的不一致和端接电阻的不匹配。其中，背板通道传输阻抗的不一致主要是由于连接器信号孔的阻抗相比传输线阻抗偏低，这种偏低的孔阻抗与常规的差分线阻抗之间，造成不匹配，进而带来信号反射。如何减小这种阻抗不匹配带来的反射，业界主要有两种方法其一，提高连接器信号孔本身的阻抗，即在一定条件下，努力优化信号孔本身的结构、材料和工艺，尽量提高其阻抗；其二，降低通道的整体目标阻抗，比如从100欧减小到85欧。然而，这些常规方法存在着一定的问题。首先，在一定条件下，信号孔阻抗本身优化提升的空间有限，提升后依然很低，依然无法实现线孔之间良好的匹配。其次，通道全部采用低目标阻抗设计，容易造成端接的不匹配。因此，希望能够提供一种能够实现良好线孔阻抗匹配的方法，从整体上减小高速信号的传输反射。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种实现良好线孔阻抗匹配从而整体上减小高速信号的传输反射的芯片互连背板及其分段阶梯阻抗设计方法。根据本发明的第一方面,提供了一种芯片互连背板,其包括第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板；其中，所述第一插件板通过所述第一背板连接器转接到所述背板母板；而且，所述第二插件板通过所述第二背板连接器转接到所述背板母板；其中，将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从所述第一安装位置向所述第一连接位置的方向依次减小所述多个第一插件板印制线段的阻抗；并且，将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从所述第二安装位置向所述第二连接位置的方向依次减小所述多个第二插件板印制线段的阻抗。优选地，所述芯片互连背板用于串行信号传输。
优选地，所述背板母板的阻抗等于与所述第一背板连接器最近的第一插件板印制线段的阻抗；而且，所述背板母板的阻抗等于与所述第二背板连接器最近的第二插件板印制线段的阻抗。根据本发明的第二方面，提供了一种芯片互连背板分段阶梯阻抗设计方法，其包括将第一插件板通过第一背板连接器转接到背板母板；将第二插件板通过第二背板连接器转接到背板母板；将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且 从所述第一安装位置向所述第一连接位置的方向依次减小所述多个第一插件板印制线段的阻抗；将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从所述第二安装位置向所述第二连接位置的方向依次减小所述多个第二插件板印制线段的阻抗。优选地，所述芯片互连背板分段阶梯阻抗设计方法用于串行信号传输。优选地，所述芯片互连背板分段阶梯阻抗设计方法进一步包括将所述背板母板依次划分为多个母板段，从背板连接器处至第二芯片，依次抬升背板母板印制线段的各个母板段的阻抗，使靠近所述背板连接器段的母板段的阻抗等于最近的插件板印制线段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。根据本发明的第三方面，提供了一种芯片互连背板，其包括插件板、背板连接器以及背板母板；其中，所述插件板通过背板连接器转接到所述背板母板；其中，将所述插件板的第一芯片的安装位置至与背板连接器的连接位置之间的差分印制线，划分成多个插件板印制线段；并且从所述安装位置向所述连接位置的方向依次减小所述多个插件板印制线段的阻抗。优选地，所述背板母板的阻抗等于与所述背板连接器最近的插件板印制线段的阻抗。根据本发明的第四方面，提供了一种芯片互连背板分段阶梯阻抗设计方法，其包括将插件板通过背板连接器转接到背板母板；将所述插件板的第一芯片的安装位置至与背板连接器的连接位置之间的差分印制线，划分成多个插件板印制线段；从所述安装位置向所述连接位置的方向依次减小所述多个插件板印制线段的阻抗。优选地，所述芯片互连背板分段阶梯阻抗设计方法还包括将所述背板母板依次划分为多个母板段，从背板连接器处至第二芯片，依次抬升背板母板印制线段的各个母板段的阻抗，使靠近所述背板连接器段的母板段的阻抗等于最近的插件板印制线段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。本发明实现了芯片互连背板通道上线、孔和端接电阻之间的良好匹配，由此提供了一种实现良好线孔阻抗匹配从而整体上减小高速信号的传输反射的芯片互连背板及其分段阶梯阻抗设计方法。
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中图I示意性地示出了根据本发明第一实施例的芯片互连背板。
图2示意性地示出了根据本发明第一实施例所采用的差分带状线的截面结构。图3示意性地示出了根据本发明第二实施例的芯片互连背板。图4是图2所示的背板连接通道采用常规设计方法对应的Sddll曲线图和本发明技术方案对应的Sddll曲线图。图5是图2所示的背板连接通道采用常规设计方法对应的浴盆曲线和本发明技术方案对应的浴盆曲线。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施例方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内 容进行详细描述。<第一实施例>图I示意性地示出了根据本发明第一实施例的芯片互连背板。如图I所不,根据本发明第一实施例的芯片互连背板包括第一插件板CB1、第一背板连接器Tl、第二插件板CB2、第二背板连接器T2、以及背板母板ΜΒ0。其中，所述第一插件板CBl通过所述第一背板连接器Tl转接到所述背板母板MBO ；而且，所述第二插件板CB2通过所述第二背板连接器T2转接到所述背板母板ΜΒ0。由此，第一插件板CBl上的第一芯片Cl通过第一背板连接器Tl转接到背板母板MBO内，然后连接到第二背板连接器T2，进而转接到达第二插件板CB2上的第二芯片C2，由此实现了第一芯片Cl和第二芯片C2之间的高速互连。本发明第一实施例的阻抗设计是针对从第一芯片Cl到第二芯片C2的整条通道而言，具体可以细分成第一插件板CB1、背板母板MBO以及第二插件板CB2，这三段都是通过差分印制线连接，可以通过设计调整其目标阻抗。但是，背板连接器(第一背板连接器Tl和第二背板连接器T2)是阻抗固定器件，其阻抗是确定的，例如100欧姆，不存在调整问题。更具体地说，现有技术的常规阻抗设计方案要求整体通道包括芯片内的端接保持完全一致，因此，在芯片端接100欧姆、以及连接器100欧姆的前提下，保持第一插件板CBl、背板母板MBO以及第二插件板CB2的印制线设计阻抗全部为100欧姆，才能实现通道阻抗完全一致。与上述现有技术不同的是，在本发明第一实施例中，从端接处开始，分段逐渐减小通道目标阻抗设计值，特别是在背板连接器安装孔处，使得低阻抗差分线尽可能匹配信号孔阻抗。更具体地说，将第一插件板CBl的第一芯片Cl的第一安装位置至与第一背板连接器Tl的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从所述第一安装位置向所述第一连接位置的方向依次减小所述多个第一插件板印制线段的阻抗。同样，将第二插件板CB2的第二芯片C2的安装位置至与第二背板连接器Tl的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从所述第二安装位置向所述第二连接位置的方向依次减小所述多个第二插件板印制线段的阻抗。更具体地说，例如，将第一插件板CBl的第一芯片Cl的第一安装位置至与第一背板连接器Tl的第一连接位置之间的差分印制线(或者，将第二插件板CB2的第二芯片C2的安装位置至与第二背板连接器Tl的连接位置之间的差分印制线)，依次划分成三段，并且第一段的阻抗设置为100欧姆，第二段的阻抗设置为90欧姆，第三段的阻抗设置为80欧姆；或者，第一段的阻抗设置为100欧姆，第二段的阻抗设置为80欧姆，第三段的阻抗设置为60欧姆。实际上，可以理解的是，完全可根据具体情况设计分段的段数以及各段的阻抗值。优选地，使所述背板母板MBO的阻抗等于或接近于与所述第一背板连接器Tl最近的第一插件板印制线段的阻抗；而且，优选地，使所述背板母板MBO的阻抗等于或接近于与所述第二背板连接器T2最近的第二插件板印制线段的阻抗。差分印制线常见的有两种类型，分别是微带线和带状线。例如，图2示意性地示出了根据本发明第一实施例所采用的差分带状线的截面结构。
具体地说，图2所示差分带状线截面结构，截面结构最上面一层和最下面一层为铜箔，铜箔层之间填充基材；线I和线2相同，线宽为W，线厚为T，两条线之间间距为S，上下填充的基材厚度为H，差分线的阻抗与这些参数均相关，具体可以根据具体应用进行设置。优选地，所述芯片互连背板用于串行信号传输，例如，IOGbps以上速率的串行信号传输。本发明第一实施例采用分段阶梯阻抗设计，实现通道上线、孔和端接电阻之间的良好匹配。<芯片互连背板分段阶梯阻抗设计方法>根据本发明的另一优选实施例，本发明还提供了一种芯片互连背板分段阶梯阻抗设计方法。具体地说，根据本发明的另一优选实施例的芯片互连背板分段阶梯阻抗设计方法包括将第一插件板CBl通过第一背板连接器Tl转接到背板母板MBO ；将第二插件板CB2通过第二背板连接器T2转接到背板母板MBO ；将第一插件板CBl的第一芯片Cl的第一安装位置至与第一背板连接器Tl的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从所述第一安装位置向所述第一连接位置的方向依次减小所述多个第一插件板印制线段的阻抗；将第二插件板CB2的第二芯片C2的安装位置至与第二背板连接器Tl的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从所述第二安装位置向所述第二连接位置的方向依次减小所述多个第二插件板印制线段的阻抗；优选地，使所述背板母板MBO的阻抗等于或接近于与所述第一背板连接器Tl最近的第一插件板印制线段的阻抗；而且，优选地，使所述背板母板MBO的阻抗等于或接近于与所述第二背板连接器T2最近的第二插件板印制线段的阻抗。<第二实施例>图3示意性地示出了根据本发明第二实施例的芯片互连背板。如图3所示，根据本发明第二实施例的芯片互连背板包括插件板CB0、背板连接器T0、以及背板母板MBO。其中，所述插件板CBO通过背板连接器TO转接到所述背板母板MBO。由此，所述插件板CBO上的芯片Cl通过背板连接器TO转接到背板母板MBO内，然后连接到背板母板MBO上的第二芯片C2，由此实现了第一芯片Cl和第二芯片C2之间的高
速互连。本发明第二实施例的阻抗设计是针对从第一芯片Cl到第二芯片C2的整条通道而言，具体可以细分成第一插件板CB1、以及背板母板ΜΒ0，这两段都是通过差分印制线连接，可以通过设计调整其目标阻抗。但是，背板连接器TO是阻抗固定器件，其阻抗是确定的，例如100欧姆，不存在调整问题。在本发明第二实施例中，从端接处开始，分段逐渐减小通道目标阻抗设计值，特别是在背板连接器安装孔处，使得低阻抗差分线尽可能匹配信号孔阻抗。更具体地说，将所述插件板CBO的第一芯片Cl的安装位置至与背板连接器TO的连接位置之间的差分印制线，划分成多个插件板印制线段；并且从所述安装位置向所述连 接位置的方向依次减小所述多个插件板印制线段的阻抗。例如，将所述插件板CBO的第一芯片Cl的安装位置至与背板连接器TO的连接位置之间的差分印制线，依次划分成四段，并且第一段的阻抗设置为100欧姆，第二段的阻抗设置为90欧姆，第三段的阻抗设置为80欧姆，第四段的阻抗设置为70欧姆；或者，第一段的阻抗设置为100欧姆，第二段的阻抗设置为85欧姆，第三段的阻抗设置为75欧姆，第四段的阻抗设置为70欧姆。实际上，可以理解的是，完全可根据具体情况设计分段的段数以及各段的阻抗值。并且，优选地，使所述背板母板MBO的阻抗依次划分为多段，从背板连接器TO处至第二芯片C2，依次抬升背板印制线段的阻抗，使靠近所述背板连接器TO段的阻抗等于或接近于最近的插件板印制线段的阻抗，使靠近第二芯片C2段的阻抗等于或接近于芯片端接阻值。本发明第二实施例采用分段阶梯阻抗设计，实现通道上线、孔和端接电阻之间的良好匹配。<芯片互连背板分段阶梯阻抗设计方法>根据本发明的另一优选实施例，本发明还提供了一种芯片互连背板分段阶梯阻抗设计方法。芯片互连背板分段阶梯阻抗设计方法包括将插件板CBO通过背板连接器TO转接到背板母板MBO ；将所述插件板CBO的第一芯片Cl的安装位置至与背板连接器TO的连接位置之间的差分印制线，划分成多个插件板印制线段；并且从所述安装位置向所述连接位置的方向依次减小所述多个插件板印制线段的阻抗。并且，优选地，使所述背板母板MBO的阻抗依次划分为多段，从背板连接器TO处至第二芯片C2，依次抬升背板印制线段的阻抗，使靠近所述背板连接器TO段的阻抗等于或接近于最近的插件板印制线段的阻抗，使靠近第二芯片C2段的阻抗等于或接近于芯片端接阻值。<本发明的技术效果>在高速串行互连通道的性能评估中，通常采用S参数描述通道各方面的性能。在这些S参数中，Sddll对应通道的回路反射损耗，能够在频域准确刻画通道阻抗不一致带来的反射情况。图4是图2所示的背板连接通道采用常规设计方法对应的Sddll曲线图Cl和本发明技术方案对应的Sddll曲线图C2。
从图中可以看出，从4GHz处开始，特别是对于Sddll大于-IOdB的频段，本发明设计方法对应的Sddll基本都小于常规的设计方法。这也说明采用本发明设计方法对通道回路损耗性能有一定的提闻。对应到链路传输性能上，也可以从浴盆曲线上对比两种设计方法的性能差异。图5是图2所示的背板连接通道采用常规设计方法对应的浴盆曲线Cll和本发明技术方案对应的浴盆曲线C22。浴盆曲线通常用来评估链路的传输性能，表征眼图宽度和误码率之间的关系。在一定误码率的要求下，如果对应的浴盆宽度越宽，表示链路的传输性能越好。或者说，在一定眼图宽度的前提下，如果对应的浴盆曲线越宽，对应的误码率也越低。其中，眼图是衡量信号传输时信号质量的一种手段，是由多个码兀在单位时间间隔(Unit Interval)内的叠加，可以采用示波器进行测试，其质量通常用眼图的高度和宽度来衡量，如果眼图的宽度较宽则表示信号质量较好，反之较差。可以看出，在误码率等于le-12时，眼图宽度分别等于O. 21UI和O. 33Π，本专利设计方法明显优于常规的设计方法。此外，需要说明的是，说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区 分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种芯片互连背板，其特征在于包括第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板； 其中，所述第一插件板通过所述第一背板连接器转接到所述背板母板；而且，所述第二插件板通过所述第二背板连接器转接到所述背板母板； 其中，将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从所述第一安装位置向所述第ー连接位置的方向依次减小所述多个第一插件板印制线段的阻杭； 并且，将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从所述第二安装位置向所述第二连接位置的方向依次减小所述多个第二插件板印制线段的阻杭。
2.根据权利要求I所述的芯片互连背板，其特征在于，所述芯片互连背板用于串行信号传输。
3.根据权利要求I或2所述的芯片互连背板，其特征在于，所述背板母板的阻抗等于与所述第一背板连接器最近的第一插件板印制线段的阻杭；而且，所述背板母板的阻抗等于与所述第二背板连接器最近的第二插件板印制线段的阻杭。
4.一种芯片互连背板分段阶梯阻抗设计方法，其特征在于包括 将第一插件板通过第一背板连接器转接到背板母板； 将第二插件板通过第二背板连接器转接到背板母板； 将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从所述第一安装位置向所述第一连接位置的方向依次减小所述多个第一插件板印制线段的阻杭； 将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从所述第二安装位置向所述第二连接位置的方向依次减小所述多个第二插件板印制线段的阻杭。
5.根据权利要求4所述的芯片互连背板分段阶梯阻抗设计方法，其特征在于，所述芯片互连背板分段阶梯阻抗设计方法用于串行信号传输。
6.根据权利要求4或5所述的芯片互连背板分段阶梯阻抗设计方法，其特征在于进ー步包括 使所述背板母板的阻抗等于与所述第一背板连接器最近的第一插件板印制线段的阻抗；而且，使所述背板母板的阻抗等于与所述第二背板连接器最近的第二插件板印制线段的阻抗。
7.—种芯片互连背板，其特征在于包括插件板、背板连接器以及背板母板；其中，所述插件板通过背板连接器转接到所述背板母板； 其中，将所述插件板的第一芯片的安装位置至与背板连接器的连接位置之间的差分印制线，划分成多个插件板印制线段；并且从所述安装位置向所述连接位置的方向依次减小所述多个插件板印制线段的阻杭。
8.根据权利要求7所述的芯片互连背板，其特征在于，所述背板母板依次划分为多个母板段，从背板连接器处至第二芯片，依次抬升背板母板印制线段的各个母板段的阻抗，使靠近所述背板连接器段的母板段的阻抗等于最近的插件板印制线段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。
9.一种芯片互连背板分段阶梯阻抗设计方法，其特征在于包括 将插件板通过背板连接器转接到背板母板； 将所述插件板的第一芯片的安装位置至与背板连接器的连接位置之间的差分印制线，划分成多个插件板印制线段； 从所述安装位置向所述连接位置的方向依次减小所述多个插件板印制线段的阻杭。
10.根据权利要求9所述的芯片互连背板分段阶梯阻抗设计方法，其特征在于还包括将所述背板母板依次划分为多个母板段，从背板连接器处至第二芯片，依次抬升背板母板印制线段的各个母板段的阻抗，使靠近所述背板连接器段的母板段的阻抗等于最近的插件板印制线段的阻抗，使靠近第二芯片的母板段的阻抗等于芯片端接阻值。
全文摘要
本发明提供芯片互连背板及其分段阶梯阻抗设计方法。芯片互连背板包括第一插件板、第一背板连接器、第二插件板、第二背板连接器、以及背板母板。第一插件板通过第一背板连接器转接到背板母板。第二插件板通过第二背板连接器转接到背板母板。将第一插件板的第一芯片的第一安装位置至与第一背板连接器的第一连接位置之间的差分印制线，划分成多个第一插件板印制线段；并且从第一安装位置向第一连接位置的方向依次减小多个第一插件板印制线段的阻抗。将第二插件板的第二芯片的安装位置至与第二背板连接器的连接位置之间的差分印制线，划分成多个第二插件板印制线段；并且从第二安装位置向第二连接位置的方向依次减小多个第二插件板印制线段的阻抗。
文档编号H05K7/10GK102821575SQ201210324820
公开日2012年12月12日 申请日期2012年9月5日 优先权日2012年9月5日
发明者高剑刚, 郑浩, 金利峰, 李川, 胡晋, 贾福桢 申请人:无锡江南计算技术研究所