专利名称：高效led驱动电路的制作方法
技术领域：
本发明涉及电路设计领域,特别是涉及一种高效LED (light-emitting Diode)驱动电路。
背景技术：
LED背光驱动电路广泛应用于各种电子设备中，例如平板电脑和智能手机。而实验发现在很多便携电子系统中，LED屏的耗电能占到整个系统耗电的一半或甚至更多。所以提高LED屏的效率，对于节能、减小发热、延长锂电池充满电后的使用时间很有意义。现有技术中，LED背光驱动芯片通常将功率NM0SFET(N型金属-氧化物-半导体场效应晶体管)与控制电路集成在同一块晶片上。其原因在于LED背光驱动电路一般采用升压电路，而升压电路多采用脉冲宽度调制(PWM:Pulse Width Modulation)电路结构,此结构在反馈环路 控制中存在右半平面零点(RHPZ:Right Half-Plane Zero)，此类零点对反馈环路稳定性影响极坏，其频域响应的影响是使增益增加20dB/频程，同时相位减小90度。现有技术中为了实现反馈环路稳定性，通常采用电流模结构，即采样一部分功率NM0SFET的电流，并注入采样电流到反馈环路中。为了精确采样功率NM0SFET的电流，常规技术是采用一个与功率NM0SFET类型、结构和版图相同但尺寸较小的采样晶体管，这样就使得在同一晶片上集成该功率NM0SFET、采样晶体管及控制电路的方案盛行。图I是现有技术中的LED驱动电路的一种实现方式，其包括升压输出电路和升压控制电路。所述升压输出电路包括依次串联于输入电压VDD和地之间的电感LI、二极管Dl和电容Cl，以及串联在电感LI和二极管Dl的中间节点和地之间的功率开关丽I (NM0SFET)，所述二极管Dl和电容Cl之间的节点为输出节点Vout。一串或多串WLED (white light emitting diode)和电流反馈电阻Rs—起串联在输出节点Vout和地之间。所述升压控制电路包括采样开关丽SI (NM0SFET)、电流采样电路和电流模控制电路。所述采样开关丽SI和电流采样电路共同来采样所述功率开关丽I上流过的电流并得到所述功率开关MNl的采样电流。所述电流模控制电路根据功率开关的采样电流以及电流反馈电阻Rs得到的电流反馈电压输出开关控制信号来控制所述功率开关MNl的导通和截止，其中该采样开关MNSl的导通和截止也由该开关控制信号来控制。在现有技术中，电流采样电路、采样开关丽SI、功率开关丽I和电流模控制电路通常集成在同一片晶片上，即虚线框110所包围的部分。另一方面，该功率开关MNl的导通电阻越大其能量损耗越大(丽I导通时的导通损耗为I2. R，其中I为丽I的导通电流，R为丽I的导通电阻)，这样导致LED驱动电路的效率较低；同时该功率开关MNl的栅极电容越大，使得LED驱动电路的开关损耗越大(开关损耗为1/2. C. V2. f，其中C为功率开关MNl的栅极电容，V为丽I的栅极电压摆幅，f为丽I的开关频率)，也导致LED驱动电路的效率较低。在能将功率开关和控制电路的集成在一起的电路工艺中，目前最先进的技术是采用 BCD(Bipolar CMOS (Complementary Metal Oxide Semiconductor) DM0S)的平面工艺，米用DMOS (Diffused Metal-Oxide Semiconductor)来设计功率开关MNl以期达到较小的导通电阻和栅极电容。但是这样设计出的功率开关MNl的导通电阻和栅极电容还是较大。因此，有必要提出一种改进的技术方案来解决上述问题。
发明内容本发明的目的之一在于提供一种LED驱动电路，其具有成本低、效率闻等优点。为了实现上述目的，根据本发明的一方面，本发明提出一种LED驱动电路，其包括电感LI、二极管D1、电容Cl、功率开关、采样开关、电流采样电路和电流模控制电路。将电流采样电路和电流模控制电路设置于第一晶片中，将功率开关和采样开关设置于第二晶片中，第二晶片采用垂直沟槽栅工艺制造，第一晶片的制造工艺与第二晶片的不同。进一步的，电感LI、二极管Dl和电容Cl依次串联于输入电压和地之间，功率开关串联在电感LI和二极管Dl的中间节点和地之间，所述二极管Dl和电容Cl之间的节点为输出节点。进一步的，所述采样开关和电流采样电路共同来采样所述功率开关上流过的电流并得到所述功率开关的采样电流，所述电流模控制电路根据功率开关的采样电流以及电流反馈电压输出开关控制信号来控制所述功率开关和所述采样开关的导通和截止。进一步的，所述采样开关和所述功率开关均是NM0SEFT，所述采样开关的漏极与所述功率开关的漏极相连，构成第二晶片的一个压焊区，并与电感LI和二极管Dl的中间节点相连；所述采样开关的栅极与所述功率开关的栅极相连，构成第二晶片的一个压焊区，并与电流模控制电路的输出端相连；所述功率开关的源极接地，构成第二晶片的一个压焊区；所述采样开关的源极接所述电流采样电路，构成第二晶片的一个压焊区。第一晶片与第二晶片封装在一起。 更进一步的，所述功率开关和所述采样开关的结构相同。所述功率开关包括N+衬底，形成于N+衬底上方的N-层，形成于N-层上方的P-阱，自P-阱的上表面向下延伸至N-层内的栅极，半围绕所述栅极以将所述栅极隔离的栅氧层，自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区，其中N+有源区形成功率开关的源极，P+有源区形成功率开关的衬体连接端，N+衬底形成功率开关的漏极，P+表示P型重掺杂，P-表示P型轻掺杂，N+表示N型重掺杂，N-表示N型轻掺杂。更进一步的，所述栅极的上表面暴露于所述栅氧层外，所述栅氧层为U形，P+有源区较N+有源区更远离所述栅极，在所述栅极的两侧都设置有P+有源区和N+有源区，N+有源区和P+有源区相邻接。更进一步的，所述功率开关的制造过程如下在低掺杂的原始晶圆底部进行N+注入；经过刻蚀形成的沟槽，氧化产生栅氧层，然后在沟槽淀积多晶硅形成栅极；进行掺杂注入，产生P-阱；进行N+注入，进行P+注入，以形成自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区。更进一步的，所述电流采样电路包括负电压产生电路、第一 NMOS晶体管和第二NMOS晶体管、运算放大器，所述负电压产生电路产生一个较比地电位更低的偏置电压，所述运算放大器的一个输入端连接所述功率开关的源极，另一个输入端连接所述采样开关的源极，输出端连接第一 NMOS晶体管的栅极和第二 NMOS晶体管的栅极，第一 NMOS晶体管的漏极接所述采样开关的源极，第一 NMOS晶体管的源极接所述负电压产生电路产生的偏置电压，第二 NMOS晶体管的源极接所述负电压产生电路产生的偏置电压，第二 NMOS晶体管上流过的电流就是得到的所述功率开关的采样电流。再进一步的，采样开关的宽长比等于功率开关的宽长比的1/K，其中K为大于I的自然数。与现有技术相比，本发明中的LED驱动电路，将控制电路设置于一块晶片中，将功率开关和采样开关设置于另一块晶片中，并且将两个晶片封装在一起，采样垂直沟槽栅工艺制造功率开关和采样开关，这样可以实现成本更低、导通电阻更低且栅极电容更小的功率开关和采样开关。
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本 领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中图I为现有技术中的LED驱动电路的电路示意图； 图2为本发明中的LED驱动电路在一个实施例中的电路示意图；图3为采用垂直沟槽栅工艺制造出的功率开关和采样开关的结构示意图；图4a_4d为采用垂直沟槽栅工艺制造出的功率开关和采样开关的产品结构变化示意图；图5为本发明中的电流采样电路在一个实施例中的结构示意图，其同时也示出了功率开关和采样开关。
具体实施方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式
对本发明作进一步详细的说明。本文中的“连接”、“相接”、“接至”等涉及到电性连接的词均可以表示直接或间接电性连接。此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。本发明提出了一种低成本、高效的LED驱动电路。在该LED驱动电路中，将控制电路(包括电流采样电路和电流模控制电路)设置于一块晶片中，将功率开关和采样开关设置于另一块晶片中，并将两个晶片封装在一起。特别的，采样垂直沟槽栅工艺来制造功率开关和采样开关，这样可以实现成本更低、导通电阻更低且栅极电容更小的功率开关和采样开关。该LED驱动电路可以用于显示屏背光系统中。图2为本发明中的LED驱动电路在一个实施例中的电路示意图。如图2所示，所述LED驱动电路包括电感LI、二极管Dl、电容Cl、功率开关丽I、采样开关^Sl、电流采样电路和电流模控制电路。其中，电感LI、二极管Dl和电容Cl依次串联于输入电压VDD和地之间，功率开关丽I串联在电感LI和二极管Dl的中间节点和地之间，所述二极管Dl和电容Cl之间的节点为输出节点Vout。两串WLED(white light emitting diode)串联,之后与电流反馈电阻Rs —起串联在输出节点Vout和地之间。在其它示例中，也可以只有一串WLED，或更多串WLED0所述采样开关丽SI和电流采样电路共同来采样所述功率开关丽I上流过的电流并得到所述功率开关MNl的采样电流。所述电流模控制电路根据功率开关的采样电流以及电流反馈电阻Rs得到的电流反馈电压输出开关控制信号来控制所述功率开关MNl的导通和截止，其中该采样开关MNSl的导通和截止也由该开关控制信号来控制。在图2中的LED驱动电路中，将电流采样电路和电流模控制电路设置于第一晶片210中，将功率开关和采样开关设置于第二晶片220中。可以将两个晶片封装在一起，可以节省一个封装成本。第一晶片210中采用合适的制造工艺(比如CMOS工艺，Bipolar CMOS工艺或其他现有的适合控制电路的工艺)制造，第二晶片220采用垂直沟槽栅工艺制造。也就是说，第一晶片210和第二晶片220所采用的半导体制造工艺不同。
采样开关丽SI和所述功率开关丽I均为NM0SFET (N型金属-氧化物-半导体场效应晶体管)。所述采样开关MNSl的漏极与所述功率开关MNl的漏极相连，构成第二晶片220的DN端(或称DN压焊区)。所述采样开关丽SI的栅极与所述功率开关丽I的栅极相连，并构成第二晶片220的G端(或称G压焊区)。所述功率开关MNl的源极接地，构成第二晶片的S端(或称S压焊区)，所述采样开关丽SI的源极接所述电流采样电路，构成第二晶片的NS端(或称NS压焊区)。这样，第二晶片220就具有四个压焊区S端、G端、DN端、NS端。由于功率开关丽I和采样开关丽SI采用垂直沟槽栅工艺，这样可以实现成本更低、导通电阻更低且栅极电容更小的功率开关和采样开关。图3为采用垂直沟槽栅工艺制造出的功率开关和采样开关(即第二晶片220)的结构示意图，所述功率开关MNl与所述采样开关MNSl结构完全相同。如图3所示，所述功率开关丽I包括N+衬底，形成于N+衬底上方的N-层，形成于N-层上方的P-阱，自P-阱的上表面向下延伸至N-层内的栅极，半围绕所述栅极(斜线填充区域)以将所述栅极隔离的栅氧层，自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区。所述栅极的上表面暴露于所述栅氧层外，所述栅氧层为U形，P+有源区较N+有源区更远离所述栅极，在所述栅极的两侧都设置有P+有源区和N+有源区，N+有源区和P+有源区相邻接。其中N+有源区形成功率开关丽I的源极，P+有源区形成功率开关MNl的衬体连接端，N+衬底形成功率开关MNl的漏极。P+表示P型重掺杂，P-表示P型轻掺杂，N+表示N型重掺杂，N-表示N型轻掺杂。由于所述采样开关MNSl与功率开关MNl的结构完全相同，因此不再重复介绍采样开关MNSl的结构，两者的连接关系也在上文介绍过，此处不再赘述。图4a_4d为采用垂直沟槽栅工艺制造出的功率开关和采样开关的产品结构变化示意图，其示出了各个工艺步骤后得到的半成品以及最终成品。以下结合图4a_4d具体介绍如图3所示的第二晶片的制造过程。第一步，在低掺杂(N-)的原始晶圆底部进行N+注入，得到图4a所示的结构。第二步，经过刻蚀形成的沟槽，氧化产生栅氧层，然后在沟槽淀积多晶硅形成栅极，得到如图4b所示。第三步，进行掺杂注入，产生P-阱，如图4c所示。第四步，先进行N+注入，然后进行P+注入，以形成自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区，如图4d所示。这样就形成了图3中的第二晶片。这里，也可以先进行P+注入，然后进行N+注入。到此为止，基本器件结构已经形成。为了简化描述，与现有技术完全相同的工艺步骤被省略描述，例如通过刻蚀，溅射金属产生接触孔，以便使金属连接各N+、P+电极或多晶硅栅极；淀积金属层以便形成互联；淀积钝化层，并刻蚀产生压焊区开口(PAD Opening)等。其他各种现有技术中改善器件特性，改善良率的常规工艺步骤也可以被加入来改善工艺性能，为了简化描述，此处也省略，这些措施不影响本发明的适用范围。图5为本发明中的电流采样电路在一个实施例中的结构示意图，其同时也示出了 包括功率开关和采样开关的第二晶片220。所述电流采样电路包括负电压产生电路、NMOS (N型金属-氧化物-半导体)晶体管MNC2和MNCl、运算放大器OP。所述负电压产生电路产生一个比地电位更低的偏置电压VN。各种负电压产生电路可以用于实现该功能，例如基于开关电容的电荷泵电路，由于此次所消耗的电流很小，一般为微安级，所以可以采用较小的电容即可实现，这些电容可以在晶片中集成。所述运算放大器的一个输入端连接所述功率开关MNl的源极S，另一个输入端连接所述采样开关MNSl的源极NS，输出端连接NMOS晶体管MNCl的栅极和NMOS晶体管MNC2的栅极。所述NMOS晶体管MNCl的漏极接所述采样开关MNSl的源极，所述NMOS晶体管MNCl的源极接所述负电压产生电路产生的偏置电压VN。所述NMOS晶体管MNC2的源极接所述负电压产生电路产生的偏置电压VN，所述WOS晶体管MNC2上流过的电流就是所述功率开关丽I的采样电流。采样开关丽SI的栅极和功率开关丽I的栅极电压相等，丽SI的漏极电压和丽I的漏极电压相等，同时通过运算放大器OP构成负反馈将NS节点电压调整等于节点S的电压。当丽SI和丽I都工作在线性区时，两者都表现如电阻，由于其源极、漏极、栅极的电压都分别相等，所以其导通电阻之比等于其宽长比之比，这样两者的电流就构成镜像关系。如果丽SI的宽长比等于丽I的宽长比的1/K，则丽SI的电流等于丽I的电流的1/K，其中K为大于I的自然数，比如为1000。同样的，MNCl和MNC2构成电流镜，其电流之比等于其宽长比之比。例如假设MNCl和MNC2的宽度和长度都相等，则MNCl的电流等于MNC2的电流。这样MNC2的输出电流就等于丽I电流的1/K，这样得到丽I的采样电流。上述说明已经充分揭露了本发明的具体实施方式
。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式
所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式
。
权利要求
1.一种LED驱动电路，其特征在于，其包括电感LI、二极管D1、电容Cl、功率开关、采样开关、电流采样电路和电流模控制电路， 将电流采样电路和电流模控制电路设置于第一晶片中，将功率开关和采样开关设置于第二晶片中， 第二晶片采用垂直沟槽栅工艺制造，第一晶片的制造工艺与第二晶片的不同。
2.根据权利要求I所述的LED驱动电路，其特征在于，电感LI、二极管Dl和电容Cl依次串联于输入电压和地之间，功率开关串联在电感LI和二极管Dl的中间节点和地之间，所述二极管Dl和电容Cl之间的节点为输出节点。
3.根据权利要求I所述的LED驱动电路，其特征在于，所述采样开关和电流采样电路共同来采样所述功率开关上流过的电流并得到所述功率开关的采样电流，所述电流模控制电路根据功率开关的采样电流以及电流反馈电压输出开关控制信号来控制所述功率开关和所述采样开关的导通和截止。
4.根据权利要求1-3任一所述的LED驱动电路，其特征在于，所述采样开关和所述功率开关均是NMOSEFT，所述采样开关的漏极与所述功率开关的漏极相连，构成第二晶片的一个压焊区，并与电感LI和二极管Dl的中间节点相连；所述采样开关的栅极与所述功率开关的栅极相连，构成第二晶片的一个压焊区，并与电流模控制电路的输出端相连；所述功率开关的源极接地，构成第二晶片的一个压焊区；所述采样开关的源极接所述电流采样电路，构成第二晶片的一个压焊区。
5.根据权利要求4所述的LED驱动电路，其特征在于，第一晶片与第二晶片封装在一起。
6.根据权利要求4所述的LED驱动电路，其特征在于，所述功率开关和所述采样开关的结构相同， 所述功率开关包括N+衬底，形成于N+衬底上方的N-层，形成于N-层上方的P-阱，自P-阱的上表面向下延伸至N-层内的栅极，半围绕所述栅极以将所述栅极隔离的栅氧层，自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区，其中N+有源区形成功率开关的源极，P+有源区形成功率开关的衬体连接端，N+衬底形成功率开关的漏极，P+表示P型重掺杂，P-表不P型轻掺杂，N+表不N型重掺杂，N-表不N型轻掺杂。
7.根据权利要求6所述的LED驱动电路，其特征在于，所述栅极的上表面暴露于所述栅氧层外，所述栅氧层为U形，P+有源区较N+有源区更远离所述栅极，在所述栅极的两侧都设置有P+有源区和N+有源区，N+有源区和P+有源区相邻接。
8.根据权利要求6所述的LED驱动电路，其特征在于，所述功率开关的制造过程如下 在低掺杂的原始晶圆底部进行N+注入； 经过刻蚀形成的沟槽，氧化产生栅氧层，然后在沟槽淀积多晶硅形成栅极； 进行掺杂注入，产生P-阱； 进行N+注入，进行P+注入，以形成自P-阱的上表面向下延伸至P-阱内的N+有源区和P+有源区。
9.根据权利要求4所述的LED驱动电路，其特征在于，所述电流采样电路包括负电压产生电路、第一 NMOS晶体管和第二 NMOS晶体管、运算放大器， 所述负电压产生电路产生一个较比地电位更低的偏置电压，所述运算放大器的一个输入端连接所述功率开关的源极，另一个输入端连接所述采样开关的源极，输出端连接第一 NMOS晶体管的栅极和第二 NMOS晶体管的栅极，第一 NMOS晶体管的漏极接所述采样开关的源极，第一 NMOS晶体管的源极接所述负电压产生电路产生的偏置电压，第二 NMOS晶体管的源极接所述负电压产生电路产生的偏置电压，第二 NMOS晶体管上流过的电流就是得到的所述功率开关的采样电流。
10.根据权利要求9所述的LED驱动电路，其特征在于，采样开关的宽长比等于功率开关的宽长比的1/K，其中K为大于I的自然数。
全文摘要
本发明提供一种LED驱动电路，其包括电感L1、二极管D1、电容C1、功率开关、采样开关、电流采样电路和电流模控制电路。将电流采样电路和电流模控制电路设置于第一晶片中，将功率开关和采样开关设置于第二晶片中。第二晶片采用垂直沟槽栅工艺制造，第一晶片的制造工艺与第二晶片的不同。这样可以实现成本更低、导通电阻更低且栅极电容更小的功率开关和采样开关。
文档编号H05B37/02GK102970795SQ201210451290
公开日2013年3月13日 申请日期2012年11月12日 优先权日2012年11月12日
发明者王钊 申请人:无锡中星微电子有限公司