一种数据流低功耗选择方法及系统的制作方法
【技术领域】
[0001]本发明涉及通讯技术领域，尤其涉及一种数据流低功耗选择方法及系统。
【背景技术】
[0002]现有硬件结构采用多级选择结构的思路来实现从N中选择Μ个有效并具有优先级的选择。如果输入的选项和输出的选项较多时，现在硬件架构实现级数就非常多，导致硬件频率无法有效提高，同时会带来比较高的功耗，硬件的使用将带来较大的面积。
【发明内容】
[0003]本发明要解决的技术问题之一，在于提供一种数据流低功耗选择方法，能使系统中的硬件代码可扩展性容易实现，同时硬件级数减少，硬件频率极限得到提高，同时只用一个单元的选择架构，另外，本发明是通过串行进行数据流按位索引，具有低功耗，面积小的特征，而且在视频解码设计中可以大量复用该逻辑。
[0004]本发明问题之一是这样实现的:一种数据流低功耗选择方法，所述方法需提供多路复用器MUX和判断逻辑电路、选择器以及减法器；所述方法具体为:将一串数据流输入到多路复用器MUX和判断逻辑电路进行有效筛选后，传输到选择器中，预设要获得数据流中第Μ个为1的数值，所述Μ为大于1的自然数；利用选择器对数据流的每个比特位数据进行循环判断数据是否为1，是为1，则通过减法器进行消为0，将消为0后的该数据流重新进行多路复用器MUX和判断逻辑电路、选择器以及减法器处理，直到找到数据流中第Μ个为1的数值。
[0005]进一步地，所述利用选择器对数据流的每个比特位数据进行循环判断数据是否为1，是为1，则通过减法器进行消为0，具体为:利用选择器判断第1个中数据流的一比特位为1的数值；当选择器得到数据流的比特位为1的数值时，将该数据流的该比特位的值1通过减法器进行消为0，再将消为0后的该数据流缓存之后进行反馈到多路复用器MUX和判断逻辑电路中，再进行第二轮的判断第二次数据流中第一比特位为1的数值；再将该数据流的该比特位的值1通过减法器进行消为0处理，如此循环直到判断第Μ个中数据流的比特位为1的数值。
[0006]本发明要解决的技术问题之二，在于提供一种数据流低功耗选择系统，能使系统中的硬件代码可扩展性容易实现，同时硬件级数减少，硬件频率极限得到提高；同时只用一个单元的选择架构，另外，是通过串行进行数据流按位索引，具有低功耗，面积小的特征，而且在视频解码设计中可以大量复用该逻辑。
[0007]本发明问题之二是这样实现的:一种数据流低功耗选择系统，所述系统包括多路复用器MUX和判断逻辑电路、选择器以及减法器；所述多路复用器MUX和判断逻辑电路、选择器、减法器依次连接；通过多路复用器MUX和判断逻辑电路对一串数据流进行有效筛选后，传输到选择器中，预设要获得数据流中第Μ个为1的数值，所述Μ为大于1的自然数；利用选择器对数据流的每个比特位数据进行循环判断数据是否为1，是为1，则通过减法器进行消为0，将消为0后的该数据流重新进行多路复用器MUX和判断逻辑电路、选择器以及减法器处理，直到找到数据流中第Μ个为1的数值。
[0008]进一步地，所述利用选择器对数据流的每个比特位数据进行循环判断数据是否为1，是为1，则通过减法器进行消为0，具体为:利用选择器判断第1个中数据流的一比特位为1的数值；当选择器得到数据流的比特位为1的数值时，将该数据流的该比特位的值1通过减法器进行消为0，再将消为0后的该数据流缓存之后进行反馈到多路复用器MUX和判断逻辑电路中，再进行第二轮的判断第二次数据流中第一比特位为1的数值；再将该数据流的该比特位的值1通过减法器进行消为0处理，如此循环直到判断第Μ个中数据流的比特位为1的数值。
[0009]本发明具有如下优点:本发明采用了多路复用器MUX和判断逻辑电路、选择器以及减法器；通过多路复用器MUX和判断逻辑电路对一串数据流进行有效筛选后，再由选择器和减法器来实现可扩展的硬件Ν选Μ的硬件架构。从而快速地对一串数据流中选择出需要的内容并确认出其对应位置，其实现低功耗，高效电路分支选择。另外，本发明实现反馈电路(即减法器后，将数据反馈到多路复用器MUX和判断逻辑电路再进行处理)，输出是经过缓冲处理，减少了时序路径上组合逻辑的深度，可以提供电路的频率；且本发明是通过串行进行数据流按位索引，具有低功耗，面积小的特征，而且在视频解码设计中可以大量复用该逻辑。
【附图说明】
[0010]图1为本发明方法流程示意图。
[0011]图2为本发明系统原理框图。
【具体实施方式】
[0012]请参阅图1所示，本发明的一种数据流低功耗选择方法，所述方法需提供多路复用器MUX和判断逻辑电路、选择器(即IF ELSE优先级选择器)以及减法器；所述方法具体为:将一串数据流输入到多路复用器MUX和判断逻辑电路进行有效筛选后，传输到选择器中，预设要获得数据流中第Μ个为1的数值，所述Μ为大于1的自然数；利用选择器对数据流的每个比特位数据进行循环判断数据是否为1，是为1，则通过减法器进行消为0，将消为0后的该数据流重新进行多路复用器MUX和判断逻辑电路、选择器以及减法器处理，直到找到数据流中第Μ个为1的数值。
[0013]其中，所述利用选择器对数据流的每个比特位数据进行循环判断数据是否为1，是为1，则通过减法器进行消为0，具体为:利用选择器判断第1个中数据流的一比特位为1的数值；当选择器得到数据流的比特位为1的数值时，将该数据流的该比特位的值1通过减法器进行消为0，再将消为0后的该数据流缓存之后进行反馈到多路复用器MUX和判断逻辑电路中，再进行第二轮的判断第二次数据流中第一比特位为1的数值；再将该数据流的该比特位的值1通过减法器进行消为0处理，如此循环直到判断第Μ个中数据流的比特位为1的数值。本发明采用单级选择架构和输出迭代的方式实现可扩展的硬件Ν选Μ的硬件架构。
[0014]下面结合一具体实施例对本发明作进一步说明:
[0015]假设Μ的值是2，即要得到数据流中第2个为1的数值；
[0016]输入的一串数据流比如1001001 (该数据流设为I (Ν))，本例子中一串数据流是第3bit的时候出现了第2个为1的数值，(从第Obit开始计数)。那么要