并行向下兼容的多模ira_ldpc译码器及其译码方法
【技术领域】
[0001] 本发明涉及通信领域，特别是涉及一种能应用于高速无线数字通信、多媒体数字 电视、光纤通信和卫星通信等诸多系统并行向下兼容的多模IRA_LDPC译码器。本发明还涉 及一种并行向下兼容的多模IRA_LDPC译码方法。
【背景技术】
[0002] LDPC码，又称低密度奇偶校验码。在目前的编码方法中，它能很好地接近香农极限 的编码性能；在译码性能方面，错误码字无法检测的概率几乎为零，而且还拥有相对简单的 译码算法，具有很高的实用价值。因此LDPC码能够广泛应用于现代通信标准中的各个领 域。准循环的低密度奇偶校验码是一种特殊的LDPC码，它的校验矩阵的每一个子矩阵或是 全0或是单位矩阵的循环移位。送一特性使得LDPC在ASIC实现时拥有更低的复杂度，可 W并行操作来提高吞吐率，也便于LDPC译码的调度。
[0003] 通信信道的多样化，不同信道环境所需要的纠错能力也不一样，灵活的可变码率 或者码长的纠错码技术研究显得迫不及待。现代通信系统的数据量越来越大，为了保证实 时性，增加系统的效率，提高数据的吞吐率也是LDPC码译码器研究必不可少的热点之一。
[0004] LDPC译码算法主要有和积算法和最小和算法两种。在实现的结构上，LDPC译码主 要有两相位数据传递（TPM巧和分层迭代两种。TPMP的结构是在单次迭代过程中先进行校 验节点更新，再完成变量节点的更新。分层迭代结构是将校验矩阵的所有行列分为若干层， 每更新完一行的信息，接着就更新所有列的信息。传统的TPMP算法或者是分层迭代结构都 是建立在校验矩阵具有准循环的特点，并行向下兼容的多模IRA_LDPC译码器详细展示了 一种译码顺序重排的译码算法，扩展了LDPC译码器的使用范围，增加了其兼容性。
[0005] LDPC译码器提高数据吞吐率的方法有很多，传统的LDPC译码器采用的是全并行 或者半并行的方式，而且基本都是研究的单一码率标准。全并行的LDPC码，不能够适用于 多标准、码率变化的硬件的结构设计，而且硬件实现随着码长的增加会越来越复杂；分块处 理的LDPC译码器，对码率结构的设计有所要求；对于涉及到的多标准和码率变化的LDPC译 码器，其硬件结构缺乏灵活性，不能做到并行兼容，吞吐率速度方面有一定的困难和瓶颈。
【发明内容】
[0006] 本发明要解决的技术问题是提供一种能兼容不同的并行度提高数据吞吐率，节约 单次迭代译码需要的时间的并行向下兼容多模IRA_LDPC译码器。本发明还提供了一种并 行向下兼容的多模IRA_LDPC译码方法。
[0007] 为解决上述技术问题，本发明的并行向下兼容多模IRA_LDPC译码器，包括：
[0008] 后验信息存储单元QRAM连接后验信息存储和数据处理单元间的数据切换模块 QIF，后验信息存储单元QRAM共有2XZ个单口随机存取存储器，深度Lwam跟码长Lidp。的 关系式为Lidp。=ZXLwam,后验信息存储单元QRAM位宽由定点量化后验信息得到，Z表示并 行度；
[0009] 初始化输入信息单口存储单元IRAM连接初始化输入信息存储和数据处理单元间 的数据切换模块HF,用于列扫描变量节点的更新，其存储空间位宽和深度都与后验信息存 储单元QRAM-致，个数为后验信息存储单元QRAM的一半；
[0010] 后验信息存储和数据处理单元间的数据切换模块QIF连接数据处理单元CCU，根 据主控模块CTL传入的后验信息存储单元QRAM的读写控制信号，实现数据的切换与后验信 息存储单元QRAM直接相连；具体的切换功能是根据主控模块CTL传入给后验信息存储单元 QRAM的读写控制信号转换为对应实际连接到随机存取存储器RAM上面的控制信号；
[0011] 后验信息存储和数据处理单元间的数据切换模块QIF连接数据处理单元CCU，根 据主控模块CTL传入的后验信息存储单元QRAM的读写控制信号，实现数据的切换连；具体 的切换功能是根据主控模块CTL传入给后验信息存储单元QRAM的读写控制信号转换为对 应实际连接到随机存取存储器RAM上面的控制信号；
[0012] 初始化输入信息存储和数据处理单元间的数据切换模块IIF连接数据处理单元 CCU，根据主控模块CTL传入的初始化输入信息单口存储单元IRAM的读写控制信号，进行数 据切换；具体的切换功能是根据主控模块CTL传入给初始化输入信息单口存储单元IRAM的 读写控制信号转换为对应实际连接到随机存取存储器RAM上面的控制信号；
[0013] 数据处理单元CCU是译码器的核必运算单元，其连接先验信息和数据处理单元之 间的数据切换模块RIF，用于变量节点和校验节点的更新计算，包括循环移位寄存器，归一 化最小值搜索模块W及数据恢复模块；
[0014] 先验信息和数据处理单元之间的数据切换模块RIF连接先验信息压缩存储单元 RMINRAM和压缩后的先验信息符号位存储单元RSIGNSELFRAM,根据主控模块CTL传入的 先验信息压缩存储单元MINRAM和压缩后的先验信息符号位存储单元RSIGNSELFRAM的 读写控制信号，进行数据切换；具体的切换功能是根据主控模块CTL传入给先验信息压缩 存储单元MINRAM的读写控制信号转换为对应实际连接到随机存取存储器RAM上面的控 制信号；
[0015] 先验信息压缩存储单元MINRAM用于存储先验信息的最小值、次小值、符号异或 值和最小值位置索引压缩值，先验信息压缩存储单元的个数有Z个，深度Luuam与不同码率校 验矩阵的行数町的关系式为町=ZXLkkam,其位宽由归一化最小值算法得到的最小值、次小 值、符号异或位和索引值的累加和得到；
[0016] 压缩后的先验信息符号位存储单元RSIGNSELFRAM,压缩后的先验信息符号位存 储单元RSIGNSELFRAM位存储器位宽为并行度Z，深度为非零子块的个数SUB_MAX_CNT，采 用双口随机存取存储器能解决自符号位在读写操作过程中的读写冲突；
[0017] 读写W及功能模块动作控制的主控单元模块C化，分别控制初始化输入信息单口 存储单元IRAM、数据处理单元CCU和先验信息压缩存储单元RMINRAM的整体读写时序，即 分为初始化控制，译码迭代控制W及译码输出控制，其连接第一~第H只读存储器；
[0018] 第一只读存储器HR0M1，用于存储行扫描校验节点更新时的每一个非零子矩阵的 行块号、列块号W及偏移量，其存储深度是非零子块的个数SUB_MX_CNT，存储器的宽度为 行扫描时的行块号、列块号和偏移量位宽累加和；
[0019] 第二只读存储器HR0M2,用于存储列扫描变量节点更新时的每一个非零子矩阵的 列块号、行块号W及偏移量，其存储深度是非零之块的个数SUB_MX_CNT，存储器的宽度为 列扫描时的列块号、行块号和偏移量位宽累加和；
[0020] 第H只读存储器HR0M3,用于存储所有码率对应每个子块外信息数据压缩后自身 符号位列寻址的地址W及此非零子块对应每行块的偏移地址，其存储深度是非零子块的个 数SUB_MAX_CNT，存储器的宽度为列扫描时的子块在行扫描的行偏移地址及列寻址地址。
[0021] 本发明提供一种上述译码器进行IRA_LDPC译码的方法，包括：
[0022] 步骤1)初始化，根据并行度Z调序存储输入信息，用于后续变量节点的更新，即对 输入信息进行QC行列变换和矩阵拆分；
[0023] 在初始化的过程中，根据并行度Z来调序存储输入的信息I。，用于后面的变量节点 的更新。IRA_LDPC码的构造特点决定了，对IRA_LDPC码进行QC变换处理（QC变换指的是 对校验矩阵做行列变换，使IRA_LDPC的校验矩阵变换后有准循环特性）后，得到的准循环 特性矩阵维度为P。可W通过拆分变换将PXP的原矩阵拆成维度较低的不含有双对角线的 子矩阵，拆分因子S和并行度Z具有如下关系；Z巧=P
[0024] 对PXP矩阵进行拆分变换时，拆分因子S的选取非常重要，选择合适的S可W使 拆分后多对角线矩阵的个数降到最小或者完全消除。
[0025] 步骤2)行扫描，校验节点的更新，行扫描遍历所有校验矩阵的每行的所有的非零 元，得到每行行重个数的变量节点对应的后验信息与校验节点对应的先验信息差值，用于 归一化最小值算法的处理，最终完成校验节点的更新；在行扫描的同时，根据取出的上次迭 代的后验信息，对其截取最高位即符号位，通过异或逻辑能够实时完成硬判决，实现提前迭 代判断；
[0026] 实时通过后验信息确定校验矩阵的完全更新与否，判断其能否满足提前迭代条 件。迭代中行扫描运算采用外信息来更新先验信息。行扫描的运算可采用公式为：
[0029] 公式中绞^''叫旨的是上一次迭代的后验信息，礎;A指的是上次迭代获得的先验信 息，钱:，,i>指的是本次迭代获得的外信息，此外信息通过归一化最小和算法能够实现本次迭 代先验信息成，',!的更新。在第一次迭代的时候，先验信息的值与输入信息一致，外信息初始 化为0值。每一次行扫描迭代的过程中都会有后验信息的读取，可W截取后验信息的最高 位，通过异或取值来完成硬判决，进而达到提前迭代判断的目的。
[0030] 步骤扣列扫描，变量节点的更新；
[0031] 列扫描遍历所有校验矩阵的每列的所有的非零元，得到每列列重个数的先验信息 的累加和值，与输入信息相加，最终完成后验信息的更新；
[0032] 迭代中列扫描运算采用输入信息与先验信息来更新后验信息。列扫描的运算可采 用公式为：
[0033] 纺'Z.,':…C