半导体器件的制作方法
【技术领域】
[0001]本发明涉及一种半导体器件，特别是涉及一种包含FinFET工艺独立栅反相器的半导体器件。
【背景技术】
[0002]CMOS数字IC的设计通常可以分为全定制设计和半定制设计。全定制设计是一种基于晶体管级的设计方法，电路的所有器件、互连和版图均都采用直接设计。例如针对每个MOSFET定制其特有的长宽比等参数、针对每条关键路径通过调节布线的多晶硅掺杂浓度或者金属材质、宽度等参数进而调节其具体的寄生散布参数。全定制设计能够更好提高器件性能，但是耗时较多，难以完全实现自动化设计。半定制设计可以是基于门阵列或者基于标准单元库的设计。
[0003]标准单元库是VLSI自动化设计的基础，是指把电路设计中一些基本逻辑单元，诸如门电路、多路开关、触发器等，按照最佳设计原则设计，在进行IC设计时，仅需要根据电路要求从标准库中调用所需的标注单元，即能进行自动逻辑综合和自动布局布线。应用优化的标准库能够自动进行逻辑综合和版图布局布线，提高设计效率。
[0004]一种基于标准单元库的传统的CMOS反相器的器件原理图如图1A所示，其相应的版图结构设计如图1B所示。其中，PMOS器件的衬底电压连接高电位VDD，而NMOS器件衬底电压连接低电位GND。
[0005]另一方面，随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tr1-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。
[0006]然而，由于FinFET器件持续缩小，传统的如图1A、图1B所示的反相器电路结构很难满足三维FinFET器件的性能需求。在FinFET工艺中，由于短沟道效应，需要更大的栅驱动能力和更低的漏电流。而传统的反相器衬底简单连接至VDD或GND，对于栅极阈值电压的调控有限，在小尺寸FinFET结构中难以获得所需的功函数；此外，衬底与鳍片中源漏区之间电压差无法精确控制，容易在某些导电条件下造成衬底穿通而发生较大的泄漏，影响器件的性能。
【发明内容】
[0007]由上所述，本发明的目的在于克服上述技术困难，改进FinFET器件的版图设计方法，以有效地提供更大的栅驱动能力和更低的漏电流。
[0008]为此，本发明提供了一种半导体器件，包括一个或多个FinFET反相器，每个FinFET反相器包括至少一个PFinFET和至少一个NFinFET，PFinFET和NFinFET每一个均包括:多个鳍片结构，沿第一方向延伸；第一栅极，沿第二方向延伸而跨越多个鳍片结构；第二栅极，与第一栅极平行而跨越多个鳍片结构；源区和漏区，分布在多个鳍片结构中并且在第一栅极、第二栅极的两侧；其中，PFinFET和NFinFET的第一栅极连接至输入节点，PFinFET和NFinFET的漏区连接至输出节点，PFinFET的源区连接至电源电压，NFinFET的源区接地；其中，PFinFET和NFinFET的第二栅极分别连接至第一控制电压和第二控制电压。
[0009]其中，第一控制电压大于第二控制电压。
[0010]其中，多个FinFET反相器中各个PFinFET的栅极功函数相互相等或不相等，各个NFinFET的栅极功函数相互相等或不相等。
[0011]其中，通过控制各个第一栅极和/或各个第二栅极的掺杂和/或金属材料来调节栅极功函数。
[0012]其中，通过调节各个第一栅极的分布路线以及源漏区掺杂而调节延迟时间。
[0013]依照本发明的半导体器件，将PFinFET和NFinFET的控制栅各自独立连接，通过后栅偏压改变前栅的阈值电压，有效控制器件的关断电流，提供更大的栅驱动能力和更低的漏电流。
【附图说明】
[0014]以下参照附图来详细说明本发明的技术方案，其中:
[0015]图1A为依照现有技术的CMOS反相器的等效电路原理图；
[0016]图1B为依照现有技术的CMOS反相器的版图结构；
[0017]图2A为依照本发明的FinFET工艺反相器的等效电路原理图；以及
[0018]图2B为依照本发明的FinFET工艺反相器的版图结构。
【具体实施方式】
[0019]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了提供更大的栅驱动能力和更低的漏电流的FinFET反相器以及包含该反相器的半导体器件。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0020]如图2A和图2B所示，本发明的FinFET工艺独立栅反相器具有一个输入端A，一个输出端0UT，作为PMOS的形成在N讲中、通过向鳍片结构注入P+离子掺杂而构成P+型源漏区的PFinFET形成在图2B上部，而类似的作为NMOS的形成在P阱中、通过向鳍片结构注入η+离子掺杂而构成η+型源漏区的NFinFET形成在图2Β下部。其中，PFinFET和NFinFET均包括多个相互平行沿第一方向延伸的鳍片结构，PFinFET和NFinFET的第一栅极沿垂直于第一方向的第二方向而延伸并且共同连接到输入端节点Α，鳍片结构中的源极(包括鳍片中的多个)分别连接至VDD和GND，漏极(包括鳍片中的多个)共同连接至输出节点OUT。值得注意的是，与传统的如图1所示的CMOS反相器不同，基于FinFET工艺的反相器除了连接至输入节点A的第一栅极之外，还包括与第一栅极平行的第二栅极，其中PFinFET的第二栅极连接至第一控制电压VHISH，而NFinFET的第二栅极连接至第二控制电压ν?Μ。第一控制电压与第二控制电压不同、且不同于第一栅极所连接的输入电压A，从而通过第二栅极的偏压分立改变了第一栅极的阈值电压，进而能够有效控制器件的关断电流。
[0021 ] 通过TCAD掺杂环境仿真可以提供PFinFET和NFinFET不同的栅功函数器件，包括对称性栅功函数器件和非对称性栅功函数器件。
[0022]在本发明一个优选实施例中，FinFET反相器为对称性栅功函数电路。具体的，半导体芯片中包含如上所述的多个FinFET反相器，其中调节各个FinFET反相器中PFinFET的第一栅极(也即前栅)或者第二栅极(也即后栅)中的掺杂或者金属材料使得各个PFinFET的栅功函数相等，并且类似的调节NFinFET的第一栅极和/或各个第二栅极中的掺杂或者金属材料使得各个NFinFET的栅功函数相等。在此基础上，可以进一步调节第二栅极所连接的第一控制电压和/或第二控制电压，获得所需的电学性能。
[0023]在本发明另一优选实施例中，FinFET反相器为非对称性栅功函数电路。具体的，半导体芯片中包含如上所述的多个FinFET反相器，其中，调节各个晶体管第一栅极中的掺杂或者金属材料使得各个PFinFET的栅极功函数互相不等，而NFinFET的栅极功函数也互相不等，由此能够提供陆峭的亚阈值斜率、超低的关断电流和很尚的工作电流。
[0024]虽然对称和非对称栅功函数电路的具体工艺参数不同，但是均可以通过如图2所示的相同的版图结构来完成设计，如此有利于进行器件移植，可以与其他FinFET或者CMOS工艺兼容以应用于大规模集成电路设计。另外，虽然此种电路结构主要应用于对于时序要求不是很严格的非关键路径，但是可以进一步在本申请的基础上改变单个PFinFET或者NFinFET中第一栅极的分布路线以及相应的鳍片中源漏区掺杂配比获得所需的阻抗分布，从而调节标准库中单元各自延迟时间以获得与对应的关键路径匹配的总延迟时间。
[0025]依照本发明的半导体器件，将PFinFET和NFinFET的控制栅各自独立连接，通过后栅偏压改变前栅的阈值电压，有效控制器件的关断电流，提供更大的栅驱动能力和更低的漏电流。
[0026]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件，包括一个或多个FinFET反相器，每个FinFET反相器包括至少一个PFinFET 和至少一个 NFinFET，PFinFET 和 NFinFET 每一个均包括: 多个鳍片结构，沿第一方向延伸； 第一栅极，沿第二方向延伸而跨越多个鳍片结构； 第二栅极，与第一栅极平行而跨越多个鳍片结构； 源区和漏区，分布在多个鳍片结构中并且在第一栅极、第二栅极的两侧； 其中，PFinFET和NFinFET的第一栅极连接至输入节点，PFinFET和NFinFET的漏区连接至输出节点，PFinFET的源区连接至电源电压，NFinFET的源区接地； 其中，PFinFET和NFinFET的第二栅极分别连接至第一控制电压和第二控制电压。2.如权利要求1的半导体器件，其中，第一控制电压大于第二控制电压。3.如权利要求1的半导体器件，其中，多个FinFET反相器中各个PFinFET的栅极功函数相互相等或不相等，各个NFinFET的栅极功函数相互相等或不相等。4.如权利要求3的半导体器件，其中，通过控制各个第一栅极和/或各个第二栅极的掺杂和/或金属材料来调节栅极功函数。5.如权利要求1的半导体器件，其中，通过调节各个第一栅极的分布路线以及源漏区掺杂而调节延迟时间。
【专利摘要】一种半导体器件，包括一个或多个FinFET反相器，每个FinFET反相器包括至少一个PFinFET和至少一个NFinFET，PFinFET和NFinFET每一个均包括：多个鳍片结构，沿第一方向延伸；第一栅极，沿第二方向延伸而跨越多个鳍片结构；第二栅极，与第一栅极平行而跨越多个鳍片结构；源区和漏区，分布在多个鳍片结构中并且在第一栅极、第二栅极的两侧；其中，PFinFET和NFinFET的第一栅极连接至输入节点，PFinFET和NFinFET的漏区连接至输出节点，PFinFET的源区连接至电源电压，NFinFET的源区接地；其中，PFinFET和NFinFET的第二栅极分别连接至第一控制电压和第二控制电压。依照本发明的半导体器件，将PFinFET和NFinFET的控制栅各自独立连接，通过后栅偏压改变前栅的阈值电压，有效控制器件的关断电流，提供更大的栅驱动能力和更低的漏电流。
【IPC分类】H01L27/092, H01L27/02
【公开号】CN105655329
【申请号】
【发明人】赵劼, 钟汇才
【申请人】中国科学院微电子研究所
【公开日】2016年6月8日
【申请日】2014年12月2日