一种多码率二元qc-ldpc码译码器及译码方法
【技术领域】
[0001]本发明涉及通信信号处理器设计技术，尤其涉及一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法。
【背景技术】
[0002]随着互联网时代和物联网时代的到来，人们对于无线通信技术的要求日益提高，相比于以往的通信技术，现在的通信技术在误码率、吞吐率等关键技术上的指标要求越来越尚。
[0003]通信中最重要的一点是保证信息的准确性，将信息有效及时地进行传达。因此，通信系统需要具备的两大特点就是低延时性和低误码率。然而这两者之间的关系却是存在着对立的，低延时性就需要系统在处理单位数据时速度更快，提高时效性，而低误码率就要求每单位数据的计算时间增加，以保证准确度。
[0004]LDPC是由Robert G.Gallager博士于1963年提出的一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon限的良好性能，而且译码复杂度较低，结构灵活，是近年信道编码领域的研究热点，目前已广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域。LDPC码已成为第四代通信系统(4G)强有力的竞争者，而基于LDPC码的编码方案已经被下一代卫星数字视频广播标准DVB-S2采纳。
[0005]信道编码的方案决定着码字在信道传输过程中的可靠性和纠错能力，而译码算法则直接影响码字的纠错能力发挥程度。好的译码算法可以最大程度的利用码字信息完成译码纠错。在LDPC的译码器研究中，并行架构逐渐成为研究的主流方向，而随着SDR的不断发展，基于ASIC等传统架构设计的译码器无法适应快速更迭的译码算法以及多标准兼容的需求，串行计算架构也逐渐被并行架构取代，可重配置架构作为一种可配置的并行架构，迎合了译码器更高性能、更高灵活度的发展趋势和需求，成为新的研究热点。而设计中由于使用统一位宽、片上互联复杂、算法映射过程没有优化等问题也导致了运算和存储资源等硬件资源的使用效率较低。
【发明内容】
[0006]发明目的:为了克服现有技术中存在的不足，本发明提供一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，可以在同一运算阵列区域通过重新配置实现不同码率的译码工作，能够显著提高译码效率;通过改变同一运算阵列区域的配置，可以完成加减法、乘法、查表等不同运算，极大地提高了运算阵列的利用率。
[0007]技术方案:为实现上述目的，本发明采用的技术方案为:
[0008]一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器，包括主控制器、主体译码运算器、数据存储单元和数据传输通路，其中:
[0009]主控制器，用于接收译码请求，并提取译码率信息；
[0010]主体译码运算器，包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码；
[0011 ]数据存储单元，用于存储待译码数据；
[0012]数据传输通路，作为主控制器、主体译码运算器和数据存储单元间的信息传输通道。
[0013]具体的，所述可配置计算单元阵列由多个译码计算子单元构成，译码计算子单元之间通过选择多组织网络互联，选择多组织网络互联包括邻行译码计算子单元的互联、邻列译码计算子单元的互联和译码计算子单元的跨步互联三部分。
[0014]具体的，所述主体译码运算器包括一个以上可同时运行的可配置计算单元阵列。
[0015]一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器的译码方法，包括如下步骤:
[0016](I)接收端对译码器发出译码请求；
[0017](2)主控制器接收译码请求，并提取译码率信息；主控制器查询配置存储单元，确认是否存在该译码率及其对应的存储配置信息:若存在，则进入步骤(3);否则，报错并返回步骤(I);
[0018](3)主控制器从配置存储单元中调取译码率及其对应的存储配置信息并发送给阵列配置控制逻辑单元，阵列配置控制逻辑单元读取并解析配置信息，最后将解析的配置信息发送给可配置计算单元阵列；
[0019](4)可配置计算单元阵列根据解析的配置信息对译码计算子单元进行重构配置；
[0020](5)待译码数据通过EMI接口缓存在数据存储单元内，在译码计算子单元重构配置完成后，可配置计算单元阵列通过FIFO方式从数据存储单元中调取待译码数据;采用FIFO方式能够保证数据调取的高速执行。
[0021 ]在每次译码完成后，主控制器可以选择让可配置计算单元阵列恢复初始配置状态，也可以选择保留在当前的配置状态;若选择保留在当前的配置状态，当下次译码时，可以首先判断译码率信息是否发生变化，若没有发生变化，则直接进行译码，否则重新配置后再进行译码。
[0022]有益效果:本发明提供的基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，可以在同一运算阵列区域通过重新配置实现不同码率的译码工作，能够显著提高译码效率;通过改变同一运算阵列区域的配置，可以完成加减法、乘法、查表等不同运算，极大地提高了运算阵列的利用率。
【附图说明】
[0023]图1为译码器及可配置计算单元阵列内部架构图；
[0024]图2为实现多码率QC-LDPC译码的译码流程图。
【具体实施方式】
[0025]下面结合附图对本发明作更进一步的说明。
[0026]在多码率QC-LDPC译码系统里，计算单元阵列的可重配置是无线通信领域多码率译码的关键，决定了译码完成的效率;通过计算单元阵列的可重配置，能够进行实时译码；本发明在完成一次译码后，会根据预配置信息不同重新配置可配置计算单元阵列。
[0027]一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器，包括主控制器、主体译码运算器、数据存储单元和数据传输通路。主控制器，用于接收译码请求，并提取译码率信息；主体译码运算器，包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码;数据存储单元，用于存储待译码数据;数据传输通路，作为主控制器、主体译码运算器和数据存储单元间的信息传输通道。所述可配置计算单元阵列由多个译码计算子单元构成，译码计算子单元之间通过选择多组织网络互联，选择多组织网络互联包括邻行译码计算子单元的互联、邻列译码计算子单元的互联和译码计算子单元的跨步互联三部分。
[0028]如图1所示，该案中的多码率二元QC-LDPC码译码器包含四个可配置计算单元阵列(RCA)，每个RCA内包含除法、通用和累加三种译码计算子单元(PE)，RCA之间通过共享存储器完成通信;基于本案的译码方法如图2所示，包括如下步骤:
[0029 ] (I)接收端对译码器发出译码请求；
[0030](2)主控制器接收译码请求，并提取译码率信息；主控制器查询配置存储单元，确认是否存在该译码率及其对应的存储配置信息:若存在，则进入步骤(3);否则，报错并返回步骤(I);
[0031](3)主控制器从配置存储单元中调取译码率及其对应的存储配置信息并发送给阵列配置控制逻辑单元，阵列配置控制逻辑单元读取并解析配置信息，最后将解析的配置信息发送给可配置计算单元阵列；
[0032](4)可配置计算单元阵列根据解析的配置信息对译码计算子单元进行重构配置；
[0033](5)待译码数据通过EMI接口缓存在数据存储单元内，在译码计算子单元重构配置完成后，可配置计算单元阵列通过FIFO方式从数据存储单元中调取待译码数据;采用FIFO方式能够保证数据调取的高速执行。
[0034]以上所述仅是本发明的优选实施方式，应当指出:对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
【主权项】
1.一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器，其特征在于:包括主控制器、主体译码运算器、数据存储单元和数据传输通路，其中: 主控制器，用于接收译码请求，并提取译码率信息； 主体译码运算器，包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码； 数据存储单元，用于存储待译码数据； 数据传输通路，作为主控制器、主体译码运算器和数据存储单元间的信息传输通道。2.根据权利要求1所述的种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器，其特征在于:所述可配置计算单元阵列由多个译码计算子单元构成，译码计算子单元之间通过选择多组织网络互联，选择多组织网络互联包括邻行译码计算子单元的互联、邻列译码计算子单元的互联和译码计算子单元的跨步互联三部分。3.根据权利要求1所述的种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器，其特征在于:所述主体译码运算器包括一个以上可同时运行的可配置计算单元阵列。4.一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器的译码方法，其特征在于:包括如下步骤: (1)接收端对译码器发出译码请求； (2)主控制器接收译码请求，并提取译码率信息；主控制器查询配置存储单元，确认是否存在该译码率及其对应的存储配置信息:若存在，则进入步骤(3);否则，报错并返回步骤(I); (3)主控制器从配置存储单元中调取译码率及其对应的存储配置信息并发送给阵列配置控制逻辑单元，阵列配置控制逻辑单元读取并解析配置信息，最后将解析的配置信息发送给可配置计算单元阵列； (4)可配置计算单元阵列根据解析的配置信息对译码计算子单元进行重构配置； (5)待译码数据通过EMI接口缓存在数据存储单元内，在译码计算子单元重构配置完成后，可配置计算单元阵列通过FIFO方式从数据存储单元中调取待译码数据。
【专利摘要】本发明公开了一种基于可配置计算阵列架构的多码率二元QC-LDPC码译码器及译码方法，译码器包括主控制器、主体译码运算器、数据存储单元和数据传输通路；主控制器用于接收译码请求，并提取译码率信息；主体译码运算器包括可配置计算单元阵列、阵列配置控制逻辑单元和配置存储单元，配置存储单用于译码率及对应的存储配置信息，阵列配置控制逻辑单元用于读取并解析配置信息，可配置计算单元阵列根据解析的配置信息进行重构配置以实现对应译码率的译码。本发明可以通过阵列配置控制逻辑单元对具有多功能的可配置计算单元阵列进行功能配置，从而完成不同译码环境下的不同计算需求。
【IPC分类】H03M13/11
【公开号】CN105656491
【申请号】
【发明人】陆生礼, 龚宇, 朱智洋, 刘波, 葛伟
【申请人】东南大学—无锡集成电路技术研究所
【公开日】2016年6月8日
【申请日】2015年12月29日