半导体结构及其制作方法

文档序号:10471868阅读:718来源:国知局
半导体结构及其制作方法
【专利摘要】本发明公开一种半导体结构及其制作方法,该半导体结构包含一基底,一浅沟隔离,位于该基底中,多个第一鳍状结构,位于该基底上,其中各该第一鳍状结构的材质与该基底相同,以及多个第二鳍状结构,位于该浅沟隔离上,且各该第二鳍状结构的材质与该浅沟隔离相同。
【专利说明】
半导体结构及其制作方法
技术领域
[0001]本发明涉及一半导体结构以及其制作方法,尤其是涉及一种提高鳍状结构制作良率的半导体结构制作方法。
【背景技术】
[0002]随着半导体元件尺寸的缩小,维持小尺寸半导体元件的效能是目前业界的主要目标。为了提高半导体元件的效能,目前已逐渐发展出各种多栅极场效晶体管元件(mult1-gate M0SFET)。多栅极场效晶体管元件包含以下几项优点。首先,多栅极场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合,因此具有相当的制作工艺相容性;其次,由于立体结构增加了栅极与基底的接触面积,因此可增加栅极对于通道区域电荷的控制,从而降低小尺寸元件带来的漏极引发的能带降低(Drain Induced BarrierLowering, DIBL)效应以及短通道效应(short channel effect);此外,由于同样长度的栅极具有更大的通道宽度,因此也可增加源极与漏极间的电流量。
[0003]更进一步而言,多栅极场效晶体管元件为将栅极形成于鳍状结构上,而鳍状结构则形成于基底上。鳍状结构一般为蚀刻基底所形成的互相平行的条状结构,在尺寸微缩的要求下,各鳍状结构的宽度渐窄且各鳍状结构之间的间距缩小,并且在各种制作工艺参数限制以及物理极限的考虑下,如何能形成符合尺寸微缩要求的鳍状结构已为现今半导体产业的一大课题。

【发明内容】

[0004]为解决上述问题,本发明提供一种半导体结构,包含一基底,一浅沟隔离,位于该基底中,多个第一鳍状结构,位于该基底上,其中各该第一鳍状结构的材质与该基底相同,以及多个第二鳍状结构,位于该浅沟隔离上,且各该第二鳍状结构的材质与该浅沟隔离相同。
[0005]本发明另提供一种半导体结构的制作方法,至少包含以下步骤:首先,提供一基底,接着形成一浅沟隔离于该基底中,以及进行一蚀刻步骤,以同时形成多个第一鳍状结构于该基底上,以及多个第二鳍状结构于该浅沟隔离上,其中各该第一鳍状结构的材质与该基底相同,且各该第二鳍状结构的材质与该浅沟隔离相同。
【附图说明】
[0006]图1?图6为本发明第一优选实施例的半导体结构制作过程的示意图;
[0007]图6A为本发明另一优选实施例的半导体结构的示意图;
[0008]图7为本发明第一优选实施例的半导体结构制作过程的示意图;
[0009]图8为本发明半导体结构一实施例的上视图;
[0010]图9为图8中鳍状结构F的部分立体图。
[0011]主要元件符号说明
[0012]10 基底
[0013]12浅沟隔离
[0014]14掩模层
[0015]14’图案化掩模层
[0016]14A氧化硅层
[0017]14B氮化硅层
[0018]22第一凹槽
[0019]24第二凹槽
[0020]32第一鳍状结构
[0021]34第二鳍状结构
[0022]42衬垫层
[0023]44绝缘层
[0024]46衬垫层
[0025]48导电层
[0026]E1、E2、E3 蚀刻步骤
[0027]D1、D2 深度
[0028]Tl 顶面
[0029]BI 底面
[0030]AA有源区
[0031]B-B ’ 剖面线
[0032]F鳍状结构
【具体实施方式】
[0033]为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明,下文特列举本发明的优选实施例,并配合所附的附图,详细说明本发明的构成内容及所欲达成的功效。
[0034]为了方便说明,本发明的各附图仅为示意以更容易了解本发明,其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系,在本领域的人都应能理解其是指物件的相对位置而言,因此都可以翻转而呈现相同的构件,此都应同属本说明书所揭露的范围,在此容先叙明。
[0035]图1?图7绘示本发明第一优选实施例的半导体结构制作过程。首先,如图1所示,提供一基底10,基底10可以包含半导体基底例如为硅基底、一含硅基底、一三五族覆娃基底(例如GaN-on-silicon)、一石墨稀覆娃基底(graphene-on-silicon)或一娃覆绝缘(silicon-on-1nsulator,SOI)基底等半导体基底。接着,形成一浅沟隔离12 (shallowtrench isolat1n, STI)于基底10中的部分区域,浅沟隔离12材质可能包括氧化娃、氮化硅等绝缘材质,其制作方法为本领域技术人员所熟知而不再赘述。
[0036]如图2?图3所示,先移除制作浅沟隔离12过程中所形成的掩模层(图未示)之后,再重新覆盖至少一掩模层14于基底10以及浅沟隔离12上,其中掩模层14可能为单层或多层结构,以本实施例来说,掩模层14包括一氧化硅层14A以及一氮化硅层14B,但不限于此。接下来,如图3所示,进行一曝光显影步骤,以形成一图案化光致抗蚀剂层(图未示)于掩模层14上,然后进行一蚀刻步骤E1,以移除部分掩模层14,并形成图案化掩模层14’于基底10以及浅沟隔离12上,后续再将图案化光致抗蚀剂层移除,此外,上述蚀刻步骤El不限于单层曝光,也可能与双重曝光(double patterning)或是侧壁图案转移(sidewallimage transferring, SIT)等技术整合,也属于本发明的范围内。
[0037]如图4所示,再次进行一蚀刻步骤E2,以同时移除部分基底10以及部分浅沟隔离12,蚀刻步骤E2可包括干蚀刻或是湿蚀刻,本发明不以此为限。更精确来说,蚀刻步骤E2在基底10中形成多个第一凹槽22,且在浅沟隔离12中形成多个第二凹槽24,同时,在基底10的范围中,任一第一凹槽22与相邻的第一凹槽22之间的凸出部分定义为第一鳍状结构32,在浅沟隔离12的范围中,任一第二凹槽24与相邻的第二凹槽24之间的凸出部分定义为第二鳍状结构34,其中各第一鳍状结构32与基底10的材质相同,各第二鳍状结构34与浅沟隔离12的材质相同,且第二鳍状结构34与浅沟隔离12为一体成型结构(a monolithicallyformed structure)。此外值得注意的是,蚀刻步骤E2选用的蚀刻齐U,蚀刻基底10的速率比起蚀刻浅沟隔离12的速率更快,优选而言,本实施例中,基底10的材质与浅沟隔离12的材质的蚀刻选择比的比值大于10。因此,在蚀刻步骤E2的过程中,形成的第二凹槽24的深度D2比第一凹槽22的深度Dl浅,也就是说,第一鳍状结构22的高度(等于第一凹槽的深度Dl)比第二鳍状结构24的高度(等于第二凹槽的深度D2)来得高。此外,蚀刻步骤E2进行后,基底10的一顶面Tl,也就是各第一凹槽22的底面,优选高于浅沟隔离12的一底面Bl0
[0038]另外,本实施例中,蚀刻步骤E2进行后,图案化掩模层14’仍位于各第一鳍状结构32与各第二鳍状结构34上,但在其他实施例中,图案化掩模层14’可能在蚀刻步骤E2进行后,也同时被消耗尽,而不位于各第一鳍状结构32与各第二鳍状结构34上。
[0039]接下来如图5所示,选择性形成一衬垫层42于各第一凹槽22与各第二凹槽24内,例如为氮化硅,但不限于此。之后,填入一绝缘层44于各第一凹槽22与各第二凹槽24内,绝缘层44例如为氧化娃,并且进行一平坦化步骤,例如为一化学机械研磨(chemicalmechanical polishing, CMP),移除位于图案化掩模层14’表面多余的绝缘层44。此外,本实施例中,图案化掩模层14’在化学机械研磨进行后,才通过其他蚀刻步骤移除,但本发明的其他实施例中,图案化掩模层14’可能在化学机械研磨进行过程中同时被移除。
[0040]如图6?图7所示,进行一回蚀刻步骤E3,部分移除各第一凹槽22与各第二凹槽24内的绝缘层44。值得注意的是,由于各第二凹槽24的深度较各第一凹槽22浅,因此在回蚀刻步骤E3进行后,各第二凹槽24内可能没有绝缘层44残留(如图6所示),或是仍有部分绝缘层44残留,但是残留的绝缘层44较各第一凹槽22内的绝缘层44少,如图6A所示,当回蚀刻E3的时间较短时,不仅是第一凹槽22内会存在有绝缘层44,各第二凹槽24内也存在有部分的绝缘层44。上述实施例也属于本发明的涵盖范围。为了简化说明,底下还是依照图6所述的结构继续描述。
[0041]最后,如图7所示,先优选形成一衬垫层46,至少覆盖各曝露出的第一鳍状结构32,例如利用氧化或是沉积等方式形成一氧化硅层。然后再全面性形成一导电层48,填满各第一凹槽22与各第二凹槽24,导电层48例如为一多晶硅层,覆盖各第一鳍状结构32与各第二鳍状结构34。此外,本发明的半导体结构后续还可整合其他相关半导体制作工艺,例如形成栅极、源极/漏极、接触结构等,在此不多加赘述。
[0042]本发明的半导体结构可参考图7所示,包含有:基底10,浅沟隔离12,位于基底10中,多个第一鳍状结构32,位于基底10中,其中各第一鳍状结构32的材质与基底10相同,以及多个第二鳍状结构34,位于浅沟隔离12中,且各第二鳍状结构34的材质与浅沟隔离12相同。其他本发明半导体的结构特征如上所述,在此不另外赘述。
[0043]本发明的另一特征在于,当鳍状结构完成后,不需要进行切割步骤(fin-cutprocess)。举例来说,以图8为例,图8绘示本发明半导体结构一实施例的上视图,其中基底上定义有多个有源区AA(active area),各有源区AA位置对应上述图4?图7的第一鳍状结构32所在基底10位置,且被浅沟隔离12所环绕,沿着图8中剖面线B-B’所得的剖视图,类似上述图4所示的剖面结构,在此不另外赘述。
[0044]对本发明的特定某些鳍状结构来说,可能同时跨越有源区AA与浅沟隔离12,例如图8中的鳍状结构F,图9则绘出图8中鳍状结构F的部分立体图,如图9所示,鳍状结构F具有一平坦的顶面,且有一部分结构由硅材质所形成(位于有源区AA范围内),另一部分结构则由绝缘材质所构成(位于浅沟隔离12范围内),上述由绝缘材质所构成的部分,具有隔绝其他元件的功能。
[0045]现有技术中,通常先在基底上形成多个鳍状结构后,然后才对鳍状结构进行切割步骤(fin-cut process) 0比起现有技术,本发明则是先定义浅沟隔离的位置,然后才蚀刻出鳍状结构,如此一来具有以下优点:
[0046](I)第二鳍状结构34位于浅沟隔离12上,可达到支撑效果,也可避免填入导电层48时,在浅沟隔离12上方产生浅碟现象(dishing)。
[0047](2)第二鳍状结构34,或是部分的鳍状结构F,都与浅沟隔离12 —样,具有隔离其他元件的功能,因此后续不需要再额外进行鳍状结构的切割步骤,也可以避免鳍状结构的切割步骤后,边界部分的不平整(roughness)。
[0048](3)现有技术中,进行鳍状结构的切除步骤后,在浅沟隔离12上仅有平坦表面,因此位于有源区边界部分的鳍状结构,容易朝浅沟隔离12的方向倾倒,本发明由于浅沟隔离12上有第二鳍状结构34存在,可达到支撑效果,使位于边界部分的鳍状结构不易倾倒。
[0049]以上所述仅为本发明的优选实施例,凡依本发明权利要求所做的均等变化与修饰,都应属本发明的涵盖范围。
【主权项】
1.一种半导体结构,包含: 基底; 浅沟隔离,位于该基底中; 多个第一鳍状结构,位于该基底中,其中各该第一鳍状结构的材质与该基底相同;以及 多个第二鳍状结构,位于该浅沟隔离中,且各该第二鳍状结构的材质与该浅沟隔离相同。2.如权利要求1所述的半导体结构,其中各该第一鳍状结构之间具有多个第一凹槽,各该第一凹槽具有一第一深度,各该第二鳍状结构之间具有多个第二凹槽,各该第二凹槽具有一第二深度,且该第一深度大于该第二深度。3.如权利要求2所述的半导体结构,其中该浅沟隔离的一底面低于各该第一凹槽的一顶面。4.如权利要求2所述的半导体结构,其中还包括绝缘层,至少位于各该第一凹槽与各该第二凹槽之内。5.如权利要求4所述的半导体结构,该第一凹槽与该绝缘层之间,还可能包含有一层衬垫层。6.如权利要求4所述的半导体结构,其中该绝缘层还位于各该第二凹槽之内。7.如权利要求6所述的半导体结构,其中第二凹槽与该绝缘层之间,还可能包含有一层衬垫层。8.如权利要求1所述的半导体结构,其中各该第二鳍状结构与该浅沟隔离为一体成型结构。9.一种半导体结构的制作方法,至少包含以下步骤: 提供一基底; 形成一浅沟隔离于该基底中;以及 进行一蚀刻步骤,蚀刻该基底以及该浅沟隔离,以同时形成多个第一鳍状结构于该基底中,以及多个第二鳍状结构于该浅沟隔离中,其中各该第一鳍状结构的材质与该基底相同,且各该第二鳍状结构的材质与该浅沟隔离相同。10.如权利要求9所述的制作方法,其中各该第一鳍状结构之间具有多个第一凹槽,各该第一凹槽具有一第一深度,各该第二鳍状结构之间具有多个第二凹槽,各该第二凹槽具有一第二深度,且该第一深度大于该第二深度。11.如权利要求10所述的制作方法,其中该浅沟隔离的一底面低于各该基底的一顶面。12.如权利要求10所述的制作方法,还包括形成至少一绝缘层,至少位于各该第一凹槽与各该第二凹槽之内。13.如权利要求12所述的制作方法,其中该第二凹槽与该绝缘层之间,还可能包含有一层衬垫层。14.如权利要求12所述的制作方法,其中还包括对该绝缘层进行一回蚀刻步骤。15.如权利要求14所述的制作方法,其中在该回蚀刻步骤进行后,还包括形成一介电层,填满各该第一凹槽与各该第二凹槽。16.如权利要求9所述的制作方法,其中各该第二鳍状结构与该浅沟隔离为一体成型结构(a monolithically formed structure)。17.如权利要求9所述的制作方法,其中在进行该蚀刻步骤之前,还包括形成一图案化掩模层于该基底与该浅沟隔离上。18.如权利要求17所述的制作方法,其中该图案化掩模层包括单层结构或多层结构。19.如权利要求9所述的制作方法,其中该基底的材质比该浅沟隔离的材质,具有较高的蚀刻选择比。20.如权利要求19所述的制作方法,其中该基底的材质与该浅沟隔离的材质的蚀刻选择比的比值大于10。
【文档编号】H01L21/336GK105826379SQ201510008807
【公开日】2016年8月3日
【申请日】2015年1月8日
【发明人】刘恩铨, 傅思逸, 吕佳霖, 蔡世鸿, 杨智伟, 林佳静, 曾嘉勋, 黄瑞民
【申请人】联华电子股份有限公司
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