一种数字集成芯片测试仪的制作方法
【技术领域】
[0001] 本实用新型设及测试仪，尤其设及一种数字集成忍片测试仪。
【背景技术】
[0002] 数字集成电路在高校的实验教学中得到广泛地应用。为了提高学生的实践创新能 力和实践动手能力，很多高校每个学期都要开设数字电路实验课程。在运些实验教学活动 中，需要使用大量的数字集成忍片。然而，在实验教学过程中，由于学生对实验数字集成忍 片使用不当，而造成忍片损坏数量越来越大。目前市场上的专用的数字集成电路测试仪，不 仅体积庞大，而且价格昂贵，不可在实验室中普及与应用。因此，设计快速高效和成本低廉 的数字集成忍片测试仪，具有重要的实现意义。
【发明内容】
[0003] 为了解决现有技术中的问题，本实用新型提供了一种数字集成忍片测试仪。
[0004] 本实用新型提供了一种数字集成忍片测试仪，包括测试模块、控制器单元、处理器 单元和总线，其中，所述测试模块、控制器单元、处理器单元分别与所述总线连接，所述测试 模块包括数字集成电路测试核屯、模块和集成电路测试1C座，所述数字集成电路测试核屯、模 块与所述集成电路测试1C座连接。
[0005] 作为本实用新型的进一步改进，所述集成电路测试1C座包括Ξ极管Q1、二极管D1、 继电器T1和1C插座，所述Ξ极管Q1的发射极接地，所述Ξ极管Q1的集电极分别与所述二极 管D1、继电器T1连接，所述二极管D1、IC插座分别与所述继电器T1连接。
[0006] 作为本实用新型的进一步改进，所述1C插座的第16脚接电源，第8脚接地。
[0007] 作为本实用新型的进一步改进，所述1C插座的第7脚与继电器T1的第1脚相连，并 通过继电器T1的常闭端口 2接地，继电器T1的常开端3与所述数字集成电路测试核屯、模块的 输入引脚相连。
[000引作为本实用新型的进一步改进，所述控制器单元包括JTAG控制器、UART控制器、 EPCS控制器、LCD控制器、SDRAM控制器、PI0控制器，所述JTAG控制器、UART控制器、EPCS控制 器、LCD控制器、SDRAM控制器、PI0控制器分别与所述总线连接。
[0009] 作为本实用新型的进一步改进，所述EPCS控制器连接有EP盼4存储器，所述SDRAM 控制器连接有SDRAM存储器。
[0010] 作为本实用新型的进一步改进，所述UART控制器连接有USB转换忍片，所述USB转 换忍片连接有PC机，所述JTAG控制器与所述PC机连接。
[0011] 作为本实用新型的进一步改进，所述LCD控制器连接有LCD显示器，所述PI0控制器 连接有键盘。
[001^ 作为本实用新型的进一步改进，所述总线为Avalon-MM总线。
[0013] 作为本实用新型的进一步改进，所述处理器单元为NiosII处理器。
[0014] 本实用新型的有益效果是:通过上述方案，具有快速高效和成本低廉的优点。
【附图说明】
[0015] 图1是本实用新型一种数字集成忍片测试仪的硬件框图。
[0016] 图2是本实用新型一种数字集成忍片测试仪的集成电路测试1C座的电路图。
【具体实施方式】
[0017] 下面结合【附图说明】及【具体实施方式】对本实用新型进一步说明。
[0018] 图1至图2中的附图标号为:数字集成电路测试核屯、模块1;集成电路测试1C座2;IC 插座21; EPCS控制器3; EP盼4存储器4; NiosII处理器5; PI0控制器6;键盘7; SDRAM控制器8; SDRAM存储器9;LCD控制器10;LCD显示器IIJTAG控制器12;UART控制器13;USB转换忍片14; PC机15。
[0019] 如图1所示，一种数字集成忍片测试仪，包括现聯模块、控制器单元、处理器单元和 总线，其中，所述测试模块、控制器单元、处理器单元分别与所述总线连接，所述测试模块包 括数字集成电路测试核屯、模块1和集成电路测试1C座2,所述数字集成电路测试核屯、模块1 与所述集成电路测试1C座2连接。
[0020] 如图2所示，所述集成电路测试1C座2包括Ξ极管Q1、二极管D1、继电器T1和1C插座 21，所述Ξ极管Q1的发射极接地，所述Ξ极管Q1的集电极分别与所述二极管D1、继电器T1连 接，所述二极管D1、IC插座21分别与所述继电器T1连接。
[0021] 如图2所示，所述1C插座21的第16脚接电源，第8脚接地。
[0022] 如图2所示，所述1C插座21的第7脚与继电器T1的第1脚相连，并通过继电器T1的常 闭端口 2接地，继电器T1的常开端3与所述数字集成电路测试核屯、模块1的输入引脚相连。
[0023] 如图1所示，所述控制器单元包括JTAG控制器12、UART控制器13、EPCS控制器3、LCD 控制器10、50341控制器8、？10控制器6，所述^46控制器12、1^抓控制器13、6?〔5控制器3、 LCD控制器10、SDRAM控制器8、PI0控制器6分别与所述总线连接。
[0024] 如图1所示，所述EPCS控制器3连接有EP防4存储器4,所述SDRAM控制器8连接有 SDRAM存储器9。
[00巧]如图1所示，所述UART控制器13连接有USB转换忍片14,所述USB转换忍片14连接有 PC机15，所述PC机15为上位机，所述JTAG控制器12与所述PC机15连接。
[0026] 如图1所示，所述LCD控制器10连接有LCD显示器11，所述PI0控制器6连接有键盘7。
[0027] 如图1所示，所述总线优选为Avalon-MM总线。
[0028] 如图1所示，所述处理器单元优选为Nios II处理器5。
[0029] 为了实现复杂的控制，在本测试仪中，在可编程逻辑口列阵(FPGA)中内嵌了一个 32位的NiosII处理器5。SDRAM控制器8通过FPGA的引脚与SDRAM存储器9相连，用于存放数 据。JTAG控制器12、UART控制器13能实现程序的下载和在线调试功能；EPSC控制器3通过 FPGA的引脚与EPSC存储器4连接，用于存储FPGA配制文件;LCD控制器10通过FPGA的引脚与 LCD显示器11相连，用于显示测得的数据。PI0控制器6通过FPGA的引脚与键盘7相连，用于输 入数字忍片的型号。数字集成电路测试核屯、模块1通过FPGA的引脚与集成电路测试1C座2相 连。UART控制器13通过FPGA的引脚与USB转换忍片14相连，能实现上位机(即PC机15)的串口 通信。
[0030]本实用新型提供的一种数字集成忍片测试仪，采用SOPC硬件设计方案，采用 Altera公司的S0PC Builder集成开发工具进行开发。S0PC Builder是一个Altera公司提供 的功能强大的系统开发工具，嵌入式系统设计师可W利用此工具非常轻松地设计一个基于 NiosII处理器的片上系统。在S0PC Builder的图形用户界面中，设计者可W把S0PC BuiIder库中功能模块添加到系统中，除此之外，S0PC BuiIder还允许设计者把用户自定义 逻辑单元添加到S0PC Builder库中。表1，是利用S0PC Builder开发工具定义的硬件系统， 其中，ictesting是数字集成电路测试核屯、模块，是用户自定义逻辑控制单元。
[0031 ]表1硬件系统模块的定义
[0032]
[0033] 集成电路测试1C座2的控制电路如图2所示，主要由Ξ极管Q1、二极管D1、继电器T1 和1C插座21组成。1C插座21的第16脚接电源，第8脚接地。1C插座21的第7脚与继电器T1的1 脚相连，并通过继电器T1的常闭端口 2接地，继电器T1的常开端3与FPGA的输入引脚相连。1C 插座21的其它引脚与FPGA相连。当测试DIP16封装的数字集成忍片时，输入端4送入高电平， Ξ极管Q1饱和导通，继电器通电动作，继电器T1的开关1与常开端3相连，1C插座21的第7引 脚与FPGA相连。当测试DIP14封装的数字集成忍片时，输入端4送入低电平，Ξ极管Q1处于断 开状态，继电器T1没有电流，继电器的开关1与常闭端2相连，1C插座21的第巧I脚与地相连。
[0034] W上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能 认定本实用新型的具体实施只局限于运些说明。对于本实用新型所属技术领域的普通技术 人员来说，在不脱离本实用新型构思的前提下，还可W做出若干简单推演或替换，都应当视 为属于本实用新型的保护范围。
【主权项】
1. 一种数字集成芯片测试仪，其特征在于:包括测试模块、控制器单元、处理器单元和 总线，其中，所述测试模块、控制器单元、处理器单元分别与所述总线连接，所述测试模块包 括数字集成电路测试核心模块和集成电路测试1C座，所述数字集成电路测试核心模块与所 述集成电路测试1C座连接。2. 根据权利要求1所述的数字集成芯片测试仪，其特征在于:所述集成电路测试1C座包 括三极管Q1、二极管D1、继电器T1和1C插座，所述三极管Q1的发射极接地，所述三极管Q1的 集电极分别与所述二极管D1、继电器T1连接，所述二极管D1、IC插座分别与所述继电器T1连 接。3. 根据权利要求2所述的数字集成芯片测试仪，其特征在于:所述1C插座的第16脚接电 源，第8脚接地。4. 根据权利要求2所述的数字集成芯片测试仪，其特征在于:所述1C插座的第7脚与继 电器T1的第1脚相连，并通过继电器T1的常闭端口 2接地，继电器T1的常开端3与所述数字集 成电路测试核心模块的输入引脚相连。5. 根据权利要求1所述的数字集成芯片测试仪，其特征在于:所述控制器单元包括JTAG 控制器、UART控制器、EPCS控制器、IXD控制器、SDRAM控制器、PI0控制器，所述JTAG控制器、 UART控制器、EPCS控制器、IXD控制器、SDRAM控制器、PIO控制器分别与所述总线连接。6. 根据权利要求5所述的数字集成芯片测试仪，其特征在于:所述EPCS控制器连接有 EPCS4存储器，所述SDRAM控制器连接有SDRAM存储器。7. 根据权利要求5所述的数字集成芯片测试仪，其特征在于:所述UART控制器连接有 USB转换芯片，所述USB转换芯片连接有PC机，所述JTAG控制器与所述PC机连接。8. 根据权利要求5所述的数字集成芯片测试仪，其特征在于:所述LCD控制器连接有LCD 显示器，所述PIO控制器连接有键盘。9. 根据权利要求1所述的数字集成芯片测试仪，其特征在于:所述总线为Avalon-MM总 线。10. 根据权利要求1所述的数字集成芯片测试仪，其特征在于：所述处理器单元为 NiosII处理器。
【专利摘要】本实用新型提供了一种数字集成芯片测试仪，包括测试模块、控制器单元、处理器单元和总线，其中，所述测试模块、控制器单元、处理器单元分别与所述总线连接，所述测试模块包括数字集成电路测试核心模块和集成电路测试IC座，所述数字集成电路测试核心模块与所述集成电路测试IC座连接。本实用新型的有益效果是：具有快速高效和成本低廉的优点。
【IPC分类】G01R31/317
【公开号】CN205301522
【申请号】
【发明人】杨秀增, 李海生, 黄灿胜, 周思颖, 蒙韦清, 韦孟娇, 陆伟艳
【申请人】广西民族师范学院
【公开日】2016年6月8日
【申请日】2015年12月15日