技术编号:6890860
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。近年来在超大规模半导体集成(ULSI)电路中使用的电 子器件的尺寸连续缩小已经导致增加后段制程(BEOL)金属化的电 阻,而没有相伴地减小互连电容。经常,互连甚至缩放到更高的纵横 比(高宽比典型地大于31)以緩和电阻增加,导致增加的电容。该 组合作用增加ULSI电子器件中的信号延迟。应当注意,在上述实施方案的任何一个中,可以在与形 成包含电介质的衬底时使用的相同或不同,优选地相同的反应器或工 具中执行处理步骤。处理后的表面层22通过使用等离子、光化辐射和电...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考,增加技术思路,做技术知识储备,不适合论文引用。