技术编号:9548811
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。在基板上形成电路时,存在减成法(寸7''卜歹夕亍4 7''法)和加成法{7宁Λ亍^ 7''法)。如JP特开2010-87213号公报所记载的那样,对于减成法而言,电路宽度的精度由导体厚度来决定,因而形成精细图案是有限度的。与此相对,对于加成法而言,电路宽度的精度不易受导体厚度影响,所以例如在电路宽度为50 μm以下,尤其±10 μm的高精度的精细图案形成方面优异。在加成法中,有全加成法(7少7 r 44 7''法)和半加成法(七S 7 r 44 7''法)...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。