专利名称：一种总线控制多普勒超声成像系统的制作方法
技术领域：
本实用新型涉及超声成像设备技术领域，具体涉及一种总线控制多 普勒超声成像系统。
背景技术：
多普勒超声成像系统用来检测血流的速度和方向，并将检测结果以 彩色图像的形式加以显示，主要应用于对心血管、妇产、腹部器官等的 检查和诊断。
如图1所示，多普勒超声成像系统包括超声波探头模块、主控制模 块、发射模块、接收模块、数字信号处理模块和显示模块。主控制模块 发送发射超声波指令给发射模块，发射模块控制超声波探头模块向人或 动物体内发射超声波，接收模块接收人或动物体内反射回来的超声回波 并作前期处理(如模拟-数字转换、数字滤波、波束合成等)，接着，通 过主控制模块将信号传输至数字信号处理模块对接收信号进行处理，最 后，再通过主控制模块传输至显示模块以彩色图像的形式进行显示。
主控制模块、发射模块、接收模块以及数字信号处理模块是多普勒 超声成像系统的核心组成模块。这四个模块之间的通信方式的设计直接 决定了多普勒超声成像系统图像的质量和实时性能。
现有技术的多普勒超声成像系统不同模块上的控制器分别独立地 控制相应模块上的存储器件，也就是说，发射模块上的控制器控制发射 模块上的存储器件，接收模块上的控制器控制接收模块上的存储器件，数字信号处理模块上的数字信号处理器控制数字信号处理模块上的存 储器件。这样设计的缺点在于，不同模块之间的数据传递的同步性较难 控制，并且系统运行的频率较低，从而降低了系统运行的实时性，而实 时性是多普勒超声成像系统最为重要的性能指标之一。
实用新型内容
本实用新型要解决的技术问题是提供一种总线控制多普勒超声成 像系统，克服现有技术的多普勒超声成像系统数据传递的同步性很难控 制、不能保证系统运行实时性的缺陷。
本实用新型为解决上述技术问题所采用的技术方案为 一种总线控制多普勒超声成像系统，包括超声波探头模块、主控制 模块、发射模块、接收模块、数字信号处理模块和显示模块，所述主控 制模块分别与所述发射模块、所述接收模块、所述数字信号处理模块通 过地址总线、数据总线和控制总线连接，所述主控制模块通过所述控制 总线选择与之通信的其它模块，控制数据传输方向，以及发送其它控制 信号，通过所述地址总线传输数据的源地址或目的地址，通过所述数据 总线传输数据，所述发射模块、所述接收模块和所述数字信号处理模块 通过所述数据总线传输数据。
所述的总线控制多普勒超声成像系统，其中所述主控制模块包括主 控制器和第一缓冲器，所述主控制器与第一缓冲器通过使能信号线连 接，所述发射模块包括发射端存储器，所述接收模块包括接收端存储器， 所述数字信号处理模块包括数字信号处理存储器，第一缓冲器通过所述 控制总线和所述地址总线分别与所述发射端存储器、所述接收端存储器 和所述数字信号处理存储器连接。
所述的总线控制多普勒超声成像系统，其中所述主控制模块还包括第二缓冲器，所述主控制器与第二缓冲器通过使能信号线连接，第二缓 冲器通过所述数据总线分别与所述发射端存储器、所述接收端存储器和 所述数字信号处理存储器连接。
所述的总线控制多普勒超声成像系统，其中所述主控制模块还包括 第三缓冲器，所述主控制器与第三缓冲器通过使能信号线连接，所述发 射模块包括发射端控制器，所述接收模块包括接收端控制器，所述数字 信号处理模块包括数字信号处理器，第三缓冲器通过所述地址总线、所 述数据总线和所述控制总线分别与所述发射端控制器、所述接收端控制 器和所述数字信号处理器连接。
所述的总线控制多普勒超声成像系统，其中所述主控制器通过所述 控制总线中的第一使能信号线组选择所述发射端存储器、所述接收端存 储器或者所述数字信号处理存储器。
所述的总线控制多普勒超声成像系统，其中所述主控制器通过所述 控制总线中的第二使能信号线组选择所述发射端控制器、所述接收端控 制器或者所述数字信号处理器。
所述的总线控制多普勒超声成像系统，其中所述主控制器设为芯片
XC5VLX50T。
所述的总线控制多普勒超声成像系统，其中所述数字信号处理器设 为芯片TMS320C6454。
所述的总线控制多普勒超声成像系统，其中所述发射端存储器、所 述接收端存储器和所述数字信号处理存储器设为芯片IDT71V416YS。
所述的总线控制多普勒超声成像系统，其中所述发射端控制器、所 述接收端控制器和所述数字信号处理器设为芯片XC3S1600e。
本实用新型的有益效果本实用新型总线控制多普勒 声成像系统将大部分控制功能集中在主控制模块，并且对地址总线、数据总线的操 作都经由主控制模块，因此整个系统的信号同步很容易控制，大大减小 了整个系统的复杂程度，也大大降低了配套软件开发的难度。
本实用新型包括如下附图-
图1为现有技术多普勒超声成像系统示意图2为本实用新型各模块通过控制总线和地址总线连接的示意图； 图3为本实用新型各模块通过数据总线连接的示意图； 图4为本实用新型主控制器通过总线与发射端控制器、接收端控制 器及数字信号处理控制器连接的示意图。
具体实施方式
下面根据附图和实施例对本实用新型作进一步详细说明
如图1、图2、图3和图4所示，本实用新型总线控制多普勒超声 成像系统包括超声波探头模块、主控制模块、发射模块、接收模块、数 字信号处理模块和显示模块，主控制模块分别与发射模块、接收模块、 数字信号处理模块通过地址总线、数据总线和控制总线连接，主控制模 块通过控制总线选择与之通信的其它模块，控制数据传输方向，以及发 送其它控制信号，通过地址总线传输数据的源地址或目的地址，通过数 据总线传输数据，发射模块、接收模块、数字信号处理模块通过数据总 线传输数据。主控制模块包括主控制器和第一缓冲器(缓冲器A)，主控 制器与第一缓冲器通过使能信号线连接，发射模块包括发射端存储器， 接收模块包括接收端存储器，数字信号处理模块包括数字信号处理存储 器，第一缓冲器通过控制总线和地址总线分别与发射端存储器、接收端存储器和数字信号处理存储器连接。主控制模块还包括第二缓冲器，主 控制器与第二缓冲器(双向缓冲器)通过使能信号线连接，第二缓冲器 通过数据总线分别与发射端存储器、接收端存储器和数字信号处理存储 器连接。主控制模块还包括第三缓冲器(缓冲器B)，主控制器与第三缓 冲器通过使能信号线连接，发射模块包括发射端控制器，接收模块包括 接收端控制器，数字信号处理模块包括数字信号处理器，第三缓冲器通 过地址总线、数据总线和控制总线分别与发射端控制器、接收端控制器 和数字信号处理器连接。主控制器通过所述控制总线中的第一使能信号 线组选择发射端存储器、接收端存储器或者数字信号处理存储器。主控 制器通过控制总线中的第二使能信号线组选择发射端控制器、接收端控 制器或者数字信号处理器。
如图2所示，主控制器通过单向缓冲器A使能信号线1使能单向缓 冲器A，并将单向缓冲器A读/写控制信号线2设置为写状态，在同一时 刻，通过使能发射端SRAM控制总线中的发射端SRAM使能信号、接 收端SRAM控制总线中的接收端SRAM使能信号或者数字信号处理 SRAM控制总线中的数字信号处理SRAM使能信号中的唯一一根线号 线，选中上述三个SRAM中的其中一个器件，这样主控制器就可以通过 发射端SRAM地址总线3与发射端SRAM控制总线6选择发射端SRAM 数据的源地址或目的地址并控制发射端SRAM;主控制器就可以通过接 收端SRAM地址总线4与接收端SRAM控制总线7选择接收端SRAM 数据的源地址或目的地址并控制接收端SRAM;主控制器就可以通过数 字信号处理SRAM地址总线5与数字信号处理SRAM控制总线8选择 数字信号处理SRAM数据的源地址或目的地址并控制数字信号处理 SRAM。
如图3所示，主控制模块通过双向缓冲器使能信号线9使能双向缓 冲器，并将双向缓冲器读/写控制信号线10设置为写状态，在发射端SRAM地址总线3与发射端SRAM控制总线6的协同作用下，发射端 SRAM数据总线11接收来自主控制模块的数据；在接收端SRAM地址 总线4与接收端SRAM控制总线7的协同作用下，发射端SRAM数据 总线12接收来自主控制模块的数据；在数字信号处理SRAM地址总线 5与数字信号处理SRAM控制总线8的协同作用下，数字信号处理SRAM 数据总线13接收来自主控制模块的数据。然后，主控制模块通过双向 缓冲器使能信号线9使能双向缓冲器，并将双向缓冲器读/写控制信号线 10设置为读状态，在发射端SRAM地址总线3与发射端SRAM控制总 线6的协同作用下，发射端SRAM数据总线11向主控制模块发送数据； 在接收端SRAM地址总线4与接收端SRAM控制总线7的协同作用下， 接收端SRAM数据总线12向主控制模块发送数据；在数字信号处理 SRAM地址总线5与数字信号处理SRAM控制总线8的协同作用下，数 字信号处理SRAM数据总线13向主控制模块发送数据。
如图4所示，主控制模块通过单向缓冲器B使能信号线14使能单 向缓冲器B，并将单向缓冲器B读/写控制信号线15设置为写状态，在 同一时刻，通过使能发射端控制器控制总线中的发射端控制器使能信 号、接收端控制器控制总线中的接收端控制器使能信号或者数字信号处 理器控制总线中的数字信号处理使能信号中的唯一一根线号线，选中上 述三个器件中的一个，这样主控制器就可以通过发射端控制器地址总线
16、 发射端控制器控制总线19和发射端控制器数据总线22选择发射端 控制器待写入数据的目的地址并控制发射端控制器，将数据从主控制模 块发送至发射端控制器；主控制器就可以通过接收端控制器地址总线
17、 接收端控制器控制总线20和接收端控制器数据总线23选择接收端 控制器待写入数据的目的地址并控制接收端控制器，将数据从主控制模 块发送至接收端控制器；主控制器就可以通过数字信号处理器地址总线
18、 数字信号处理器控制总线21和数字信号处理器数据总线24选择数处理器，将数据从 主控制模块发送至数字信号处理器。
下面以主控制器使用Xilinx公司的芯片XC5VLX50T、数字信号处 理器使用TI公司(Texas Instruments, Inc)的芯片TMS320C6454，发 射端存储器、接收端存储器和数字信号处理存储器使用IDT公司 (Integrated Device Technolodgy， Inc)的芯片IDT71V416YS，发射端 控制器、接收端控制器和数字信号处理器使用Xilinx公司的芯片 XC3S1600e为例说明本实用新型的信号控制过程
发射端SRAM的存储空间为256Kx32-Bit，因此它和主控制模块的 地址总线宽度为18位(记为TxSRAMADDRESSBUS[17:0])，数据总线 宽度为32位(记为TxSRAMDATABUS[31:0])，另夕卜，发射端SRAM和 主控制模块的控制总线宽度为4位(记为TxSRAMCONTROLBUS[3:0]， 其对应4个独立的控制信号(l)发射端SRAM读/写使能信号(记为 TxSRAMWE或TxSRAMCONTROLBUS[0]); (2)发射端SRAM输出使 能信号(记为TxSRAMOE或TxSRAMCONTROLBUS[l]); (3)发射端 SRAM 数据方向选择信号(记为 TxSRAMDIR 或 TxSRAMCONTROLBUS[2] ) ; (4)发射端SRAM使能信号(记为 TxSRAMEn或TxSRAMCONTROLBUS[3]。)， 其中地址总线 TxSRAMADDRESSBUS[17:0]对应图2中的发射端SRAM地址总线3， 控制总线TxSRAMCONTROLBUS[3:0]对应图2中的发射端SRAM控制 总线6，数据总线TxSRAMDATABUS[31:0]对应图3中的发射端SRAM 数据总线ll。
接收端SRAM的存储空间为256Kx32-Bit，因此它和主控制模块的 地址总线宽度为18位(记为RxSRAMADDRESSBUS[17:0])，数据总线 宽度为32位(记为RxSRAMDATABUS[31:0])，另外，接收端SRAM
和主控制模块的控制总线宽度为4位(记为RxSRAMCONTROLBUS[3:0]，其对应4个独立的控制信号(l)接收端 SRAM 读/写使能信号(记为 RxSRAMWE 或 RxSRAMCONTROLBUS[0]); (2)接收端SRAM输出使能信号(记为 RxSRAMOE或RxSRAMCONTROLBUS[l]); (3)接收端SRAM数据方 向选择信号(记为RxSRAMDIR或RxSRAMCONTROLBUS[2]); (4)接 收端 SRAM 使能信号(记为 RxSRAMEn 或 RxSRAMCONTROLBUS[3]。)， 其 中 地址总线 RxSRAMADDRESSBUS[17:0]对应图2中的接收端SRAM地址总线4， 控制总线RxSRAMCONTROLBUS[3:0]对应图2中的接收端SRAM控制 总线7，数据总线RxSRAMDATABUS[31:0]对应图3中的发射端SRAM 数据总线12。
数字信号处理SRAM的存储空间为256Kx32-Bit，因此它和主控制 模块的地址总线宽度为18位(记为DSPSRAMADDRESSBUS[17:0])， 数据总线宽度为32位(记为DSPSRAMDATABUS[31:0])，另外，数字 信号处理SRAM和主控制模块的控制总线宽度为4位(记为 DSPSRAMCONTROLBUS[3:0]，其对应4个独立的控制信号(l)数字信 号处理SRAM读/写使能信号(记为DSPSRAMWE或 DSPSRAMCONTROLBUS[0]); (2)数字信号处理SRAM输出使能信号 (记为DSPSRAMOE或DSPSRAMCONTROLBUS[l]); (3)数字信号处 理 SRAM数据方向选择信号(记为 DSPSRAMDIR或 DSPSRAMCONTROLBUS[2]); (4)数字信号处理SRAM使能信号(记为 DSPSRAMEn或DSPSRAMCONTROLBUS[3]。)，其中地址总线 DSPSRAMADDRESSBUS[17:0]对应图2中的数字信号处理SRAM地址 总线5，控制总线DSPSRAMCONTROLBUS[3:0]对应图2中的数字信号 处理SRAM控制总线8，数据总线DSPSRAMDATABUS[31:0]对应图3 中的数字信号处理SRAM数据总线13。发射端控制器与主控制模块的数据总线宽度为32位(记为
TxCONTROLLERDATABUS[31:0])，发射端控制器内部有256个可控寄 存器，因此其地址总线宽度为 8 位(记为 TxCONTROLLERADDRESSBUS[7:0]),控制总线宽度为3位(记为 TxCONTROLLERCONTROLBUS[2:0]，其对应3个独立的控制信号(1) 发射端控制器读/写使能信号(记为TxCONTROLLERWE或 TxCONTROLLERCONTROLBUS[O]); (2)发射端控制器数据方向选择信 号(记为TxCONTROLLERDIR或TxCONTROLLERCONTROLBUS[l]; (3)发射端控制器使能信号(记为TxCONTROLLEREn或 TxCONTROLLERCONTROLBUS[2]。)， 其中地址总线 TxCONTROLLERADDRESSBUS[7:0]对应图4中的发射端控制器地址 总线16，控制总线TxCONTROLLERCONTROLBUS[2:0]对应图4中的 发射端控制器控制总线19，数据总线TxCONTROLLERDATABUS[31:0] 对应图4中的发射端控制器数据总线22。
接收端控制器与主控制模块的数据总线宽度为32位(记为 RxCONTROLLERDATABUS[31:0])，接收端控制器内部有256个可控寄 存器，因此其地址总线宽度为 8 位(记为 RxCONTROLLERADDRESSBUS[7:0])，控制总线宽度为3位(记为 RxCONTROLLERCONTROLBUS[2:0]，其对应3个独立的控制信号(1) 接收端控制器读/写使能信号(记为RxCONTROLLERWE或 RxCONTROLLERCONTROLBUS[O]); (2)接收端控制器数据方向选择信 号 ( 记 为 RxCONTROLLERDIR 或
RxCONTROLLERCONTROLBUS[l]); (3)接收端控制器使能信号(记为 RxCONTROLLEREn或RxCONTROLLERCONTROLBUS[2]。)，其中地 址总线RxCONTROLLERADDRESSBUS[7:0]对应图4中的接收端控制 器地址总线17，控制总线RxCONTROLLERCONTROLBUS[2:0]对应图4中的接收端控制器控制总线20 ，数据总线
RxCONTROLLERDATABUS[31:0]对应图4中的接收端控制器数据总线23。
数字信号处理器与主控制模块的数据总线宽度为32位(记为 DSPDATABUS[31:0])，数字信号处理器内部有1024个可控寄存器，因 此其地址总线宽度为IO位(记为DSPADDRESSBUS[9:0])，控制总线宽 度为3位(记为DSPCONTROLBUS[2:0]，其对应3个独立的控制信号 (1)数字信号处理器读/写使能信号(记为DSPWE或 DSPCONTROLBUS[0]); (2)数字信号处理器数据方向选择信号(记为 DSPDIR或DSPCONTROLBUS[l]); (3)数字信号处理器使能信号(记为 DSPEn 或 DSPCONTROLBUS[2]。)， 其中地址总线 DSPADDRESSBUS[9:0]对应图4中的数字信号处理器地址总线18，控制 总线DSPCONTROLBUS[2:0]对应图4中的数字信号处理器控制总线21, 数据总线DSPDATABUS[31:0]对应图4中的数字信号处理器数据总线24。
单向缓冲器A使能信号线1记为BufAEn,单向缓冲器A读/写控制 信号线2记为BufAWE，双向缓冲器使能信号线12记为BiDirBuffin， 双向缓冲器读/写控制信号线13记为BiDirBufWE;单向缓冲器B使能 信号线17记为BufBEn，单向缓冲器B读/写控制信号线18记为Bu氾WE。
首先，将BiDirBuffin置为高电平使能双向缓冲器，将BiDirBufWE 设置为高电平，将双向缓冲器置于写状态。主控制器将BufAEn置为高 电平使能单向缓冲器A，并将BufAWE置为高电平使得单向缓冲器置于 写状态，将TxSRAMEn置为高电平使能发射端SRAM,这样，主控制 器就可以通过TxSRAMADDRESSBUS[17:0]选择发射端SRAM数据写 入的目的地址并通过TxSRAMCONTROLBUS[3:0]控制发射端SRAM， 其中将TxSRAMWE置为高电平，将发射端SRAM置于写状态；将TxSRAMOE置为低电平，关闭发射端SRAM数据输出功能；将 TxSRAMDIR置为高电平，从而数据总线TxSRAMDATABUS[31:0]上的 数据从主控制模块流向发射端SRAM。同理，主控制器将BufAEn置为 高电平使能单向缓冲器A，并将BufAWE置为高电平使得单向缓冲器置 于写状态，将RxSRAMEn置为高电平使能接收端SRAM，这样，主控 制器就可以通过RxSRAMADDRESSBUS[17:0]选择接收端SRAM数据 写入的目的地址并通过RxSRAMCONTROLBUS[3:0]控制接收端 SRAM，其中将RxSRAMWE置为高电平，将接收端SRAM置于写状态； 将RxSRAMOE置为低电平，关闭接收端SRAM数据输出功能；将 RxSRAMDIR置为高电平，从而数据总线RxSRAMDATABUS[31:0]上的 数据从主控制模块流向接收端SRAM。主控制器将BufAEn置为高电平 使能单向缓冲器A，并将BufAWE置为高电平使得单向缓冲器置于写状 态，将DSPSRAMEn置为高电平使能数字信号处理SRAM，这样，主控 制器就可以通过DSPSRAMADDRESSBUS[l7:0]选择数字信号处理 SRAM数据写入的目的地址并通过DSPSRAMCONTROLBUS[3:0]控制 数字信号处理SRAM，其中将DSPSRAMWE置为高电平，将数字信号 处理SRAM置于写状态；将DSPSRAMOE置为低电平，关闭数字信号 处理SRAM数据输出功能；将DSPSRAMDIR置为高电平，从而数据总 线DSPSRAMDATABUS[31:0]上的数据从主控制模块流向数字信号处理 SRAM。注意，在同一时刻，TxSRAMEn、 RxSRAMEn和DSPSRAMEn 中只能有一个信号为高电平，因为同一时刻只能使能发射端SRAM、接 收端SRAM或者数字信号处理SRAM中的唯一一个器件。
接着，将BiDirBufWE设置为低电平，将双向缓冲器置于读状态。 主控制器将BufAWE置为低电平使得单向缓冲器置于读状态，将 TxSRAMEn置为高电平使能发射端SRAM，这样，主控制器就可以通过 TxSRAMADDRESSBUS[17:0]选择发射端SRAM数据读取的源地址并通过TxSRAMCONTROLBUS[3:0]控制发射端SRAM,其中将TxSRAMWE 置为低电平，将发射端SRAM置于读状态；将TxSRAMOE置为高电平， 开启发射端SRAM数据输出功能；将TxSRAMDIR置为低电平，从而 数据总线TxSRAMDATABUS[31:0]上的数据从发射端SRAM流向主控 制模块。同理，主控制器将BufAWE置为低电平使得单向缓冲器置于读 状态，将RxSRAMEn置为高电平使能接收端SRAM,这样，主控制器 就可以通过RxSRAMADDRESSBUS[17:0]选择接收端SRAM数据读取 的源地址并通过RxSRAMCONTROLBUS[3:0]控制接收端SRAM，其中 将RxSRAMWE置为低电平，将接收端SRAM置于读状态；将 RxSRAMOE置为高电平，开启接收端SRAM数据输出功能；将 RxSRAMDIR置为低电平，从而数据总线RxSRAMDATABUS[31:0]上的 数据从接收端SRAM流向主控制模块。主控制器将BufAWE置为低电 平使得单向缓冲器置于读状态，将DSPSRAMEn置为高电平使能数字信 号处理 SRAM ， 这样，主控制器就可以通过 DSPSRAMADDRESSBUS[17:0]选择数字信号处理SRAM数据读取的源 地址并通过DSPSRAMCONTROLBUS[3:0]控制数字信号处理SRAM， 其中将DSPSRAMWE置为低电平，将数字信号处理SRAM置于读状态； 将DSPSRAMOE置为高电平，开启数字信号处理SRAM数据输出功能； 将DSPSRAMDIR置为低电平，从而数据总线DSPSRAMDATABUS[31:0] 上的数据从数字信号处理SRAM流向主控制模块。
最后，主控制器将BufBEn设置为高电平使能单向缓冲器B，并将 BuffiWE设置为高电平将单向缓冲器B置为写状态。主控制器将 TxCONTROLLEREn置为高电平使能发射端控制器，这样，主控制器就 可以通过TxCONTROLLERADDRESSBUS[7:0]选择发射端控制器数据 写入的目的寄存器并通过TxCONTROLLERCONTROLBUS[2:0]控制发 射端控制器，其中将TxCONTROLLERWE置为高电平，将发射端控制器置于写状态；将TxCONTROLLERDIR置为高电平，从而数据总线 TxCONTROLLERDATABUS[31:0]上的数据从主控制模块流向发射端控 制器。同理，主控制器将BuffiEn设置为高电平使能单向缓冲器B，并 将BuffiWE设置为高电平将单向缓冲器B置为写状态。主控制器将 RxCONTROLLEREn置为高电平使能接收端控制器，这样，主控制器就 可以通过RxCONTROLLERADDRESSBUS[7:0]选择接收端控制器数据 写入的目的寄存器并通过RxCONTROLLERCONTROLBUS[2:0]控制发 射端控制器，其中将RxCONTROLLERWE置为高电平，将发射端控制 器置于写状态；将RxCONTROLLERDIR置为高电平，从而数据总线 RxCONTROLLERDATABUS[31:0]上的数据从主控制模块流向接收端控 制器。主控制器将BufBEn设置为高电平使能单向缓冲器B，并将 BufBWE设置为高电平将单向缓冲器B置为写状态。主控制器将DSPEn
置为高电平使能数字信号处理器，这样，主控制器就可以通过 DSPADDRESSBUS[9:0]选择数字信号处理器数据写入的目的寄存器并 通过DSPCONTROLBUS[2:0]控制发射端控制器，其中将DSPWE置为 高电平，将数字信号处理器置于写状态；将DSPDIR置为高电平，从而 数据总线DSPDATABUS[31:0]上的数据从主控制模块流向数字信号处理 器。注意，在同一时刻，TxCONTROLLEREn、 RxCONTROLLEREn和 DSPEn中只能有一个信号为高电平，因为同一时刻只能使能发射端控制 器、接收端控制器或者数字信号处理器中的唯一一个器件。
本领域技术人员不脱离本实用新型的实质和精神，可以有多种变形 方案实现本实用新型，以上所述仅为本实用新型较佳可行的实施例而 已，并非因此局限本实用新型的权利范围，凡运用本实用新型说明书及 附图内容所作的等效结构变化，均包含于本实用新型的权利范围之内。
权利要求1、一种总线控制多普勒超声成像系统，包括超声波探头模块、主控制模块、发射模块、接收模块、数字信号处理模块和显示模块，其特征在于所述主控制模块分别与所述发射模块、所述接收模块、所述数字信号处理模块通过地址总线、数据总线和控制总线连接，所述主控制模块通过所述控制总线选择与之通信的其它模块，控制数据传输方向，以及发送其它控制信号，通过所述地址总线传输数据的源地址或目的地址，通过所述数据总线传输数据，所述发射模块、所述接收模块和所述数字信号处理模块通过所述数据总线传输数据。
2、 根据权利要求1所述的总线控制多普勒超声成像系统，其特征 在于所述主控制模块包括主控制器和第一缓冲器，所述主控制器与第 一缓冲器通过使能信号线连接，所述发射模块包括发射端存储器，所述 接收模块包括接收端存储器，所述数字信号处理模块包括数字信号处理 存储器，第一缓冲器通过所述控制总线和所述地址总线分别与所述发射 端存储器、所述接收端存储器和所述数字信号处理存储器连接。
3、 根据权利要求2所述的总线控制多普勒超声成像系统，其特征 在于所述主控制模块还包括第二缓冲器，所述主控制器与第二缓冲器 通过使能信号线连接，第二缓冲器通过所述数据总线分别与所述发射端 存储器、所述接收端存储器和所述数字信号处理存储器连接。
4、 根据权利要求3所述的总线控制多普勒超声成像系统，其特征 在于所述主控制模块还包括第三缓冲器，所述主控制器与第三缓冲器 通过使能信号线连接，所述发射模块包括发射端控制器，所述接收模块 包括接收端控制器，所述数字信号处理模块包括数字信号处理器，第三 缓冲器通过所述地址总线、所述数据总线和所述控制总线分别与所述发射端控制器、所述接收端控制器和所述数字信号处理器连接。
5、 根据权利要求4所述的总线控制多普勒超声成像系统，其特征 在于所述主控制器通过所述控制总线中的第一使能信号线组选择所述 发射端存储器、所述接收端存储器或者所述数字信号处理存储器。
6、 根据权利要求5所述的总线控制多普勒超声成像系统，其特征 在于所述主控制器通过所述控制总线中的第二使能信号线组选择所述 发射端控制器、所述接收端控制器或者所述数字信号处理器。
7、 根据权利要求6所述的总线控制多普勒超声成像系统，其特征在于所述主控制器设为芯片XC5VLX50T。
8、 根据权利要求7所述的总线控制多普勒超声成像系统，其特征 在于所述数字信号处理器设为芯片TMS320C6454。
9、 根据权利要求8所述的总线控制多普勒超声成像系统，其特征 在于所述发射端存储器、所述接收端存储器和所述数字信号处理存储 器设为芯片IDT71V416YS。
10、 根据权利要求9所述的总线控制多普勒超声成像系统，其特征 在于所述发射端控制器、所述接收端控制器和所述数字信号处理器设 为芯片XC3S1600e。
专利摘要本实用新型公开了一种总线控制多普勒超声成像系统，包括超声波探头模块、主控制模块、发射模块、接收模块、数字信号处理模块和显示模块，其特征在于所述主控制模块分别与所述发射模块、所述接收模块、所述数字信号处理模块通过地址总线、数据总线和控制总线连接，所述主控制模块用于通过所述控制总线选择与之通信的其它模块，控制数据传输方向，以及发送其它控制信号，通过所述地址总线传输数据的源地址或目的地址，通过所述数据总线传输数据，所述发射模块、所述接收模块、所述数字信号处理模块用于通过所述数据总线传输数据。
文档编号A61B8/06GK201353160SQ20082023577
公开日2009年12月2日 申请日期2008年12月30日 优先权日2008年12月30日
发明者阳 周, 蒋颂平 申请人:深圳市蓝韵实业有限公司