专利名称：显示器数字图像缩放的场有效信号产生电路的制作方法
技术领域：
本实用新型属于显示器技术领域，更具体地说涉及显示器数字图像缩放的场有效信号产生电路的改进。
背景技术：
在数字图像缩放系统的设计中，首先要确定目标图像每帧开始的位置，即产生场有效开始信号vde_start。已有的实现以上结果的通常方法是用一个11位宽的计数器对源数据有效信号ore_de进行计数，数出输入的行数，并在场同步信号ori_vs有效时(即ori_vs＝0)清零。当计数器为3时，使vde_start等于1，其余为零。这种方法需要一个十一位的计数器，电路复杂。并且由于在一场内，计数器不停地计算翻转，而实际却只需一个时钟宽度的高电平脉冲，当计数器大于3以后的翻转都没有用处，带来无意义的能耗。
本实用新型的目的，就在于克服上述缺点和不足，提供一种电路结构简单，功耗低，可靠性高的显示器数字图像缩放的场有效信号产生电路。
发明内容
为了达到上述目的，本实用新型用状态机电路结构产生数字图像缩放系统中场有效开始信号。
它包括输入源图像数据有效信号Ori_de和场同步信号ori_vs的依次连接的三级触发器，将第三级触发器的输出反相然后与第二级触发器的输出相与得到与目标时钟同步的源数据有效上升沿脉冲信号ori_de_l1和源场同步上升沿脉冲信号ori_vs_l1的与门，连接输入源数据有效上升沿脉冲信号ori_de_l1和源场同步上升沿脉冲信号ori_vs_l1的有限状态机(FSM)模块，将ori_de_l1、有限状态机(FSM)模块的输出端和ori_vs_l1取反后相与得到vde_start_tmp的与门以及与与门的输出vde_start_tmp等信号相连接输出场有效开始信号vde_start的锁存器。
有限状态机(FSM)模块包括与ori_de_l1和ori_vs_l1信号连接的逻辑电路LUT4-5444，与逻辑电路LUT4-5444连接的状态处理FDC模块，与状态处理FDC模块连接的逻辑电路LUT4-4550以及与逻辑电路LUT4-4550连接输出状态信号linecnt的状态处理FDC模块。
在数字图像缩放系统设计时，首先要确定目标图像每帧开始的位置，即场有效开始信号vde_start。该信号每隔一帧产生一个目标时钟周期宽度的高电平，可用于控制目标同步信号的产生，决定何时开始读取行存储器中的数据，及对垂直方向上缩放系数产生进行复位。由于源时钟和目标时钟完全不同步，必须加行存储器以缓存数据。为了确保对存储器的读写操作不互相冲突，必须要等待一段时间才能开始读取数据，进行缩放处理输出新图像。在实际电路中加了4行行存储器。当源图像数据输入两行后，在开始写第三行时，输出一个时钟宽度的vde_start脉冲；然后开始读取数据，进行缩放运算，产生目标图像像素。
为了用一简单电路实现目标场有效信号开始的产生，采用了带有限状态机(FSM)电路结构来实现对输入行的计数(linecnt)，从而产生vde_start信号。Linecnt为两个比特位宽的状态信号，在一帧图像开始前清零，并在每一输入行到来时增加1，当linecnt增加到3时不变，直到下一场开始时清零。在第三行到来前，即linecnt由2变到3时输出一个时钟周期宽的脉冲信号作为目标图像的场有效信号的开始信号。
本实用新型用一个有限状态机(FSM)结构来实现对输入行的计数(linecnt)，从而产生vde_start信号。有限状态机(FSM)结构及其内部电路都是将verilog HDL代码由syplify Pro综合工具综合得到。Ori_de和ori_vs是源图像数据有效信号和场同步信号。由于源同步信号与目标时钟不同步，加了两级触发器(ori_de_d1、ori_de_d2和ori_vs_d1、ori_vs_d2)来消除跨时钟信号带来的不稳和毛刺。并将第三级触发器的输出(ori_de_d3和ori_vs_d3)取反，与上第二级触发器的输出，得到与目标时钟同步的源数据有效上升沿脉冲信号ori_de_l1，和源场同步上升沿脉冲信号ori_vs_l1。它们只在一行或一场开始时第个时钟周期为1，其余为零。ori_de_l1和ori_vs_l1用于FSM的控制。当复位信号rst_n为零时对所有的寄存器清零。当ori_vs_l1为1时，对状态信号linecnt进行清零。以后每当ori_de_l1为1时变化一次。其状态变化为2’b00→2’b01→2’b10→2’b11→2’b11当linecnt达到2b’11后，就不再翻转，直到下一场的ori_vs_l1为高清零后才会再变。当linecnt等于2’b10并且ori_de_l1为1、ori_vs_l1为零时，vde_start_tmp为1，其余时候为零。将vde_start_tmp锁存后输出得到vde_start。由于linecnt的位宽小，翻转很少，既节约了电路面积，又减少了能耗。
本实用新型的任务就是这样完成的。
本实用新型电路简单，功耗低，可靠性高，生产成本低。它可广泛应用于各类显示器的数字视频信号图像缩放中。
图1为本实用新型的电路原理图。
图2为有限状态机模块的电路原理图。
具体实施方式
实施例1.一种显示器数字图像缩放的场有效信号产生电路，如图1～图2所示。它包括输入源图像数据有效信号Ori_de和场同步信号ori_vs的依次连接的三级触发器(1)，将第三级触发器(2)的输出反相然后与第二级触发器(3)的输出相与得到与目标时钟同步的源数据有效上升沿脉冲信号ori_de_l1和源场同步上升沿脉冲信号ori_vs_l1的与门(4)，连接输入源数据有效上升沿脉冲信号ori_de_l1和源场同步上升沿脉冲信号ori_vs_l1的有限状态机(FSM)模块(5)，将ori_de_l1、有限状态机(FSM)模块5的输出端和ori_vs_l1取反后相与得到vde_start_tmp的与门(6)以及与与门(6)的输出vde_start_tmp等信号相连接输出场有效开始信号vde_start的锁存器(7)。
有限状态机(FSM)模块(5)包括与ori_de_l1和ori_vs_l1信号连接的逻辑电路LUT4-5444(8)，与逻辑电路LUT4-5444(8)连接的状态处理FDC模块(9)，与状态处理FDC模块(9)连接的逻辑电路LUT4-4550(10)以及与逻辑电路LUT4-4550(10)连接输出状态信号linecnt的状态处理FDC模块(11)。
实施例1电路简单，功耗低，可靠性高。可广泛应用于各类显示器的数字视频信号图像缩放中。
权利要求1.一种显示器数字图像缩放的场有效信号产生电路，其特征在于它至少包括输入源图像数据有效信号Ori_de和场同步信号ori_vs的依次连接的三级触发器，将第三级触发器的输出反相然后与第二级触发器的输出相与得到与目标时钟同步的源数据有效上升沿脉冲信号ori_de_l1和源场同步上升沿脉冲信号ori_vs_l1的与门，连接输入源数据有效上升沿脉冲信号ori_de_l1和源场同步上升沿脉冲信号ori_vs_l1的有限状态机(FSM)模块，将ori_de_l1、有限状态机(FSM)模块的输出端和ori_vs_l1取反后相与得到vde_start_tmp的与门以及与与门的输出vde_start_tmp等信号相连接输出场有效开始信号vde_start的锁存器。
2.按照权利要求1所述的显示器数字图像缩放的场有效信号产生电路，其特征在于所说的有限状态机(FSM)模块包括与ori_de_l1和ori_vs_l1信号连接的逻辑电路LUT4-5444，与逻辑电路LUT4-5444连接的状态处理FDC模块，与状态处理FDC模块连接的逻辑电路LUT4-4550以及与逻辑电路LUT4-4550连接输出状态信号linecnt的状态处理FDC模块。
专利摘要一种显示器数字图像缩放的场有效信号产生电路，属于显示器技术。它包括输入源图像有效信号和场同步信号的三级触发器，将第三级触发器的输出反相然后与第二级触发器的输出相与得到与目标时钟同步的源数据有效上升沿脉冲信号和源场同步上升沿脉冲信号的与门，连接输入源数据有效上升沿脉冲信号和源场同步上升沿脉冲信号的有限状态机模块，将ori_de_11、有限状态机模块的输出端和ori_vs_11取反后相与的与门以及与与门的输出信号连接的锁存器。有限状态机模块包括逻辑电路LUT4－5444、状态处理FDC模块、逻辑电路LUT4－4550及状态处理FDC模块。它电路简单，功耗低，可靠性高。可广泛应用于各类显示器的数字视频信号图像缩放中。
文档编号G09G5/18GK2613022SQ0321671
公开日2004年4月21日 申请日期2003年4月22日 优先权日2003年4月22日
发明者何云鹏, 战嘉瑾, 丁勇, 刘志恒, 陈永强, 缪建兵 申请人:海信集团有限公司