专利名称：一种控制信号一次全转换的计算机组成原理实验装置的制作方法
技术领域：
本发明涉及一种控制信号一次全转换的计算机组成原理实验装置，属计算机教学实验仪器技术领域。
背景技术：
计算机组成原理是大学很重要的基础课。目前市场上计算机组成原理的实验装置有若干种，例如清华大学科教仪器厂生产的TEC-5计算机组成与组合逻辑实验系统，其结构框图如图1所示，西安唐都科教仪器开发有限责任公司生产的TDN-CM++计算机组成和系统结构教学实验系统，其结构框图如图2所示。计算机组成原理实验装置通常包括时序电路、存储器、运算器和控制器四部分；控制器产生的控制信号和时序电路产生的节拍信号共同控制实验装置的运行。国内的大部分计算机组成原理实验装置的控制器都设计了微程序控制器和组合逻辑控制器2种形式，使学生能够学习这两种不同形式控制器的构造和特点，加深对这两种控制器原理的理解。这2种控制器都能独立控制计算机组成原理实验装置其他部分的运行；在使用微程序控制器时，只能使用微程序控制器产生的控制信号；在使用组合逻辑控制器时，只能使用组合逻辑控制器产生的控制信号；这2种控制器不能同时运行。如图1所示，在TEC-5计算机组成和数字逻辑实验系统中，微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间的转换是通过重新插接接连线L1到Ln+k实现的。如图2所示，在TDN-CM++计算机组成和系统结构教学实验系统中，微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间的转换是通过重新插接扁平电缆线L1实现的。上述2种微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间的转换都需要在电源没有加电的情况下完成，不能带电操作；通过重新接线方式实现微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间的转换由于其物理插接的性质增加了实验装置的不可靠性。
发明内容
本发明的目的是设计一种控制信号一次全转换的计算机组成原理实验装置，通过一个转换开关和一个二选一选择器一次实现微程序控制器产生的控制信号和组合逻辑控制器产生的的控制信号的全部转换，提高转换的可靠性和易操作性，从而提高计算机组成原理实验装置的可靠性和易操作性。
本发明提出的控制信号一次全转换的计算机组成原理实验装置，包括算数逻辑部件，累加器，第一、第二和第三寄存器，三态门，数据开关，存储器，第一和第二二选一选择器，程序计数器，地址计数器，指令寄存器，时序发生器，转换开关，操作数译码器、微程序控制器，组合逻辑控制器，第一、第二和第三数据总线，第一、第二和第三地址总线，第一、第二和第三控制总线，操作数选择总线，节拍总线，标志总线、指令总线、转换信号线和复位信号线；其中(1)时序发生器，用于接收第一控制总线上的控制信号，产生复位信号和节拍信号，节拍信号送节拍总线，复位信号送复位信号线；(2)微程序控制器，用于接收指令总线上的指令操作码，接收标志总线上的标志信号，接收节拍总线上的节拍信号，接收复位信号线上的复位信号，根据复位信号、指令操作码、标志信号和节拍信号以微程序方式产生控制信号，控制信号送第二控制总线；(3)组合逻辑控制器，用于接收指令总线上的指令操作码，接收标志总线上的标志信号，接收节拍总线上的节拍信号，接收复位信号线上的复位信号，根据复位信号、指令操作码、状态信号和节拍信号以组合逻辑方式产生控制信号，控制信号送第三控制总线；(4)转换开关，用于产生转换信号，转换信号送转换信号线；(5)第一二选一选择器，用于接收转换信号线上的转换信号，接收第二控制总线上的控制信号，接受第三控制总线上的控制信号，根据选择信号将第二控制总线上的控制信号或者第三控制总线上的控制信号送第一控制总线；(6)操作数译码器，用于接收指令总线上的指令操作数，产生操作数选择信号送操作数选择总线；(7)数据开关，用于产生指令和指令地址，将它们送开关总线；(8)三态门，用于接收第一控制总线上的控制信号，接收开关总线上指令和存储器地址，根据控制信号将指令和指令地址送第一数据总线；(9)累加器，用于接收第一控制总线上的控制信号，接收操作数选择总线上的操作数选择信号，接收节拍总线上的节拍信号，接收第一数据总线上的数据，根据控制信号、操作数选择信号和节拍信号将数据保存，累加器中的数据送第二数据总线；(10)第一寄存器，用于接收第一控制总线上的控制信号，接收操作数选择总线上的操作数选择信号，接收节拍总线上的节拍信号，接收第一数据总线上的数据，根据控制信号、操作数选择信号和节拍信号将数据保存，根据数据选择信号将第一寄存器中的数据送第三数据总线；(11)第二寄存器，用于接收第一控制总线上的控制信号，接收操作数选择总线上的操作数选择信号，接收节拍总线上的节拍信号，接收第一数据总线上的数据，根据控制信号、操作数选择信号和节拍信号将数据保存，根据数据选择信号将第二寄存器中的数据送第三数据总线；(12)第三寄存器，用于接收第一控制总线上的控制信号，接收操作数选择总线上的操作数选择信号，接收节拍总线上的节拍信号，接收第一数据总线上的数据，根据控制信号、操作数选择信号和节拍信号将数据保存，根据数据选择信号将第三寄存器中的数据送第三数据总线；
(13)算数逻辑部件，用于接收第一控制总线上的控制信号，接收第二数据总线上的目的操作数，接收第三数据总线上的源操作数，根据控制信号对目的操作数和源操作数进行算数运算或者逻辑运算，将运算结果的数据部分送第一数据总线，将运算结果的标志部分送标志总线；(14)程序计数器，用于在程序运行时提供程序地址，接收第一数据总线上的程序地址，接收第一控制总线上的控制信号，接收节拍总线上的节拍信号，接收复位信号线上的复位信号，根据复位信号、控制信号和节拍信号，将程序地址复位位零，将程序地址保存，或者对程序地址加一，将程序地址送第二地址总线；(15)地址计数器，用于在程序加载时提供指令地址，在程序运行时提供数据地址，接收第一数据总线上的数据地址或者指令地址，接收第一控制总线上的控制信号，接收节拍总线上的节拍信号，接收复位信号线上的复位信号，根据复位信号、控制信号和节拍信号，将指令地址复位为零，将数据地址保存，或者指令地址加一，将指令地址或者数据地址送第三地址总线；(16)第二二选一选择器，用于接收第二地址总线上的程序地址，接收第三地址总线上的指令地址或者数据地址，接受第一控制总线上的控制信号，根据控制信号，选择将程序地址或者数据地址(或者指令地址)作为存储器地址送第一地址总线；(17)存储器，用于接收第一控制总线上的控制信号，接收节拍总线上的节拍信号，接收第一地址总线上的存储器地址，根据控制信号、节拍信号和存储器地址，将第一数据总线上的数据或者指令写入存储器存储，将存储器中存储的的指令和数据读出送第一数据总线；(18)指令寄存器，用于接收第一数据总线上的指令，接收第一控制总线上的控制信号，接收节拍总线上的节拍信号，根据控制信号和节拍信号，保存为指令，指令送指令总线。
上述的时序发生器通过节拍总线和算数逻辑部件、累加器、第一寄存器、第二寄存器、第三寄存器、微程序控制器、组合逻辑控制器、存储器、程序计数器、地址计数器、指令寄存器相连，通过第一控制总线和第一二选一选择器相连，通过复位信号线和微程序控制器、组合逻辑控制器、程序计数器、地址计数器相连；第一二选一选择器通过第一控制总线分别和算数逻辑部件、累加器、第一寄存器、第二寄存器、第三寄存器、三态门、存储器、第二二选一选择器、程序计数器、地址计数器、指令寄存器相连，通过转换信号线和转换开关相连，通过第二控制总线和微程序控制器相连，通过第三控制总线和组合逻辑控制器相连；微程序控制器通过指令总线和指令寄存器相连，通过标志总线和算数逻辑部件相连；组合逻辑控制器通过指令总线和指令寄存器相连，通过标志总线和算数逻辑部件相连；操作数译码器通过指令总线和指令寄存器相连，通过操作数选择总线和累加器、第一寄存器、第二寄存器、第三寄存器相连；算数逻辑部件通过第二数据总线和累加器相连，通过第三数据总线和第一、第二、第三寄存器相连；存储器通过第一地址总线和第二二选一选择器相连；第二二选一选择器通过第二地址总线和程序计数器相连；通过第三地址总线和地址计数器相连。
本发明提出的控制信号一次全转换的计算机组成原理实验装置，采用了微程序控制器和组合逻辑控制器两种控制器方式，两种控制器产生完全相同的控制信号，通过用手拨动转换开关，利用转换开关的两种不同状态产生转换信号，从而使一个二选一选择器在微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间选中需要的一组控制信号送本实验装置的其他部分，拨动一次转换开关就能实现两组控制信号之间的完全转换。与已有技术相比，这种转换方式更加简单、可靠；这种转换方式能够在实验装置加电的情况下进行，不必像已有技术那样只有断掉实验装置的电源后才能通过插接许多条连接线或者插接扁平电缆线实现两组控制信号之间的转换。
图1和图2是已有技术的结构框图。
图3是本发明提出的计算机组成原理实验装置的结构框图。
图4(1)、(2)、(3)、(4)、(5)、(6)分别是本实验装置的一个实施例的电路图。
具体实施例方式
本发明提出的控制信号一次全转换的计算机组成原理实验装置的结构框图如图3所示，包括算数逻辑部件K1，累加器K2，第一、第二寄存器和第三寄存器K3、K4、K5，三态门K6，转换开关K7，第一和第二二选一选择器K8、K15，操作数译码器K9，数据开关K10，微程序控制器K11，组合逻辑控制器K12，时序发生器K13，存储器K14，第二二选一选择器K15，程序计数器K16，地址计数器K17，指令寄存器K18；其中(1)时序发生器K13，用于产生本计算机组成原理实验装置所需的复位信号和节拍信号，送往本实验装置的其他部分，控制各种操作的时间，接收控制信号，停止节拍信号的输出；(2)微程序控制器K11，用于根据复位信号、指令操作码、标志信号和节拍信号产生本计算机组成原理实验装置所需的全部控制信号；(3)组合逻辑控制器K12，用于根据复位信号、指令操作码、标志信号和节拍信号产生本计算机组成原理实验装置所需的全部控制信号；(4)转换开关K7，用于产生转换信号，它是一个双位开关，用手拨动这个双位开关，产生转换信号的两种不同值，送往第一二选一选择器，通知第一二选一选择器进行两组控制信号之间的转换；(5)第一二选一选择器K8，用于根据转换信号在将微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间进行转换，产生第一控制信号总线上的控制信号，送往本实验装置的其他部分，控制其他部分的操作，完成程序的加载、程序的读取和执行过程；(6)操作数译码器K9，用于根据指令操作数产生操作数选择信号，送往操作数选择总线对算数运算和逻辑选算需要的源操作数和目的操作数进行选择；(7)数据开关K10，用于产生指令和指令地址，由一组双位开关组成，用手拨动各个双位开关，产生指令和指令地址，通过开关总线和三态门K6送往第一数据总线；(8)三态门K6，用于将开关总线上的指令和指令地址送第一数据总线；(9)累加器K2，用于存放第一数据总线上的数据，将存放的数据作为算数运算和逻辑运算的目的操作数送第二数据总线；(10)第一寄存器K3，用于通用寄存器，存放第一数据总线上的数据，将存放的数据作为算数运算和逻辑运算的源操作数送第三数据总线；(11)第二寄存器K4，用于通用寄存器，存放第一数据总线上的数据，将存放的数据作为算数运算和逻辑运算的源操作数送第三数据总线；(12)第三寄存器K5，用于通用寄存器，存放第一数据总线上的数据，将存放的数据作为算数运算和逻辑运算的源操作数送第三数据总线；(13)算数逻辑部件K1，用于对累加器K2中的目的操作数和第一、第二、第三寄存器K3、K4、K5中的源操作数进行算数运算和逻辑运算，运算后产生数据结果和标志位结果，数据结果送第一数据总线，标志结果送标志总线；(14)程序计数器K16，用于产生程序地址；(15)地址计数器K17，用于产生数据地址或者指令地址；(16)第二二选一选择器K15，用于在第二地址总线上的程序地址和第三地址总线上的数据地址(或者指令地址)之间选择其中一个作为存储器地址送第一地址总线；(17)存储器K14，用于存储程序和数据；(18)指令寄存器K18，用于存放从存储器中读出的指令；上述时序发生器K13通过节拍总线和和算数逻辑部件K1、累加器K2、第一寄存器K3、第二寄存器K4、第三寄存器K5、微程序控制器K11、组合逻辑控制器K12、存储器K14、程序计数器K16、地址计数器K17、指令寄存器K18相连，通过第一控制总线和第一二选一选择器K8相连，通过复位信号线和微程序控制器K11、组合逻辑控制器K12、程序计数器K16、地址计数器K17相连；第一二选一选择器K8通过第一控制总线分别和算数逻辑部件K1、累加器K2、第一寄存器K3、第二寄存器K4、第三寄存器K5、三态门K6、存储器K14、第二二选一选择器K15、程序计数器K16、地址计数器K17、指令寄存器K18相连，通过转换信号线和转换开关K7相连，通过第二控制总线和微程序控制器K11相连，通过第三控制总线和组合逻辑控制K12器相连；微程序控制器K11通过指令总线和指令寄存器K18相连，通过标志总线和算数逻辑部件K1相连；组合逻辑控制器K12通过指令总线和指令寄存器K18相连，通过状态总线和算数逻辑部件K1相连；操作数译码器K9通过指令总线和指令寄存器K18相连，通过操作数选择总线和累加器、第一寄存器、第二寄存器、第三寄存器K2、K3、K4、K5相连；算数逻辑部件K1通过第二数据总线和累加器K2相连，通过第三数据总线和第一、第二、第三寄存器K3、K4、K5相连；存储器通K14过第一地址总线和第二二选一选择器K15相连；第二二选一选择器K15通过第二地址总线和程序计数器K16相连；通过第三地址总线和地址计数器K17相连。
本计算机组成原理实验装置设计中，时序发生器产生使实验装置处于初始状态的复位信号和实验装置的全部节拍信号，节拍信号控制实验装置各部件的操作时间。组合逻辑控制器或者微程序控制器产生实验装置的所有控制信号。第一二选一选择器将两组控制信号中的一组控制信号送第一控制信号总线，用户用手拨动转换开关改变转换信号的值，转换信号的值确定哪一组控制信号送第一控制总线，第一控制总线中的信号控制实验装置各部分的操作。操作码译码器对指令中的操作数译码，产生算数逻辑部件运算所需的操作数选择信号送往累加器，第一、第二和第三寄存器。用户用手拨动数据开关，生成指令和指令地址，通过开关总线和三态门送到第一数据总线上。地址计数器接收第一总线中的数据地址或者指令地址，通过第三地址总线和第二二选一选择器送到第一地址总线作为存储器地址；在程序加载时，在控制信号和节拍信号的控制下将第一数据总线中的指令写入第一地址总线中存储器地址指定的存储器单元，地址计数器具有加一功能，因此不必在每次向存储器写入指令时重新向地址计数器输入新的地址；通过依次向存储器写入一系列指令，建立起存储器中的用户程序；在程序运行时，地址计数器保存第一数据总线上的数据地址，通过第三地址总线和第二二选一选择器送存储器作为存储器的数据地址。程序计数器接收第一数据总线中的程序地址，作为程序的启动地址，程序的启动地址通过第二地址总线和第二二选一选择器送第一地址总线，在在控制信号和节拍信号的控制下，从第一地址总线中存储器地址指定的存储器单元读出指令，通过第一数据总线写入指令寄存器保存，指令寄存器中的指令通过指令总线送微程序控制器和组合逻辑控制器，微程序控制器和组合逻辑控制器根据复位信号、节拍信号和指令总线上的指令操作码产生执行本条指令所需的控制信号。程序计数器具有加一功能，以便在一条指令执行结束后，从存储器中顺序读出下一条指令。在执行读存储器指令时，从存储器中读出的数据通过第一数据总线送累加器或者第一、第二、第三寄存器保存。累加器接收并保存第一数据总线中的数据，通过第二数据总线送算数逻辑单元的A端口，作为算数逻辑运算的目的操作数；第一、第二、第三寄存器接收并保存第一数据总线中的数据，这些数据通过第三数据总线送算数逻辑单元的B端口，作为算数逻辑运算的源操作数；第一、第二、第三寄存器中在一条指令执行过程中哪一个寄存器中的数据送算数逻辑单元的B端口，由控制信号确定；算数逻辑单元对目的操作数和源操作数进行算数逻辑运算，产生数据结果和标志结果，数据结果送第一数据总线，标志结果送标志总线；在执行写存储器指令时，第一数据总线中的数据结果写入存储器；在执行算数逻辑指令时，第一数据总线中的数据结果写入累加器；标志结果通过标志总线送微程序控制器和组合逻辑控制器，为实现条件转移指令服务。
下面结合附图，详细介绍本发明的一个实施例。
在图3中，K1是算数逻辑部件。它的A端口通过第二数据总线接收累加器K2中的8位数据作为目的操作数，它的B端口通过第三数据总线接收第一、第二、第三寄存器K3、K4、K5中的8位数据作为源操作数。它接收第一控制总线送来的控制信号和节拍总线送来的节拍信号，根据控制信号进行加、减、逻辑与、逻辑或、传送等5种运算，运算后得到的8位结果数据通过第一数据总线送累加器保存或者送到通过第一数据总线写入存储器K14；运算后得到的进位标志C在控制信号和节拍信号的控制下保存并通过标志总线送到微程序控制器K12和组合逻辑控制器K12，产生相应的控制信号。
K2是累加器。它接收第一数据总线中的数据，接收操作数总线中的操作数选择信号，接收第一控制总线中的控制信号，接收节拍总线中的节拍信号，在控制信号、数据选择信号和节拍信号的控制下，将第一数据总线传送过来的算数逻辑部件K1的运算结果或者存储器K14中读出的数据保存。它通过第二数据总线向算数逻辑部件K1的A端口提供目的操作数。
K3是第一寄存器。它接收第一数据总线中的数据，接收操作数总线中的操作数选择信号，接收第一控制总线中的控制信号，接收节拍总线中的节拍信号，在控制信号、数据选择信号和节拍信号的控制下，将第一数据总线传送过来的存储器K14中读出的数据保存。在操作数选择信号的控制下它通过第三数据总线向算数逻辑部件K1的B端口提供源操作数。
K4是第二寄存器。它接收第一数据总线中的数据，接收操作数总线中的操作数选择信号，接收第一控制总线中的控制信号，接收节拍总线中的节拍信号，在控制信号、数据选择信号和节拍信号的控制下，将第一数据总线传送过来的存储器K14中读出的数据保存。在操作数选择信号的控制下它通过第三数据总线向算数逻辑部件K1的B端口提供源操作数。
K5是第三寄存器。它接收第一数据总线中的数据，接收操作数总线中的操作数选择信号，接收第一控制总线中的控制信号，接收节拍总线中的节拍信号，在控制信号、数据选择信号和节拍信号的控制下，将第一数据总线传送过来的存储器K14中读出的数据保存。在操作数选择信号的控制下它通过第三数据总线向算数逻辑部件K1的B端口提供源操作数。
K6是三态门。它接收开关总线上的指令和指令地址，接收第一控制总线中的控制信号。在控制信号的控制下，通过第一数据总线将指令地址送往地址计数器K17，将指令送往存储器K14，用于将程序写入存储器。
K7是转换开关。它是一个双位开关。拨动这个开关，产生出转换信号的两个不同值，通过转换信号线送往第一二选一选择器K8，控制第一二选一选择器将微程序控制器产生的控制信号或者组合逻辑控制器产生的控制信号送往第一控制总线。
K8是第一二选一选择器。它接收转换信号线上的转换信号，通过第二控制总线接收微程序控制器产生的控制信号，通过第三控制总线接收组合逻辑控制器产生的控制信号。当转换信号为1时，它将微程序控制器产生的控制信号送到第一控制总线上；当转换信号为0时，它将组合逻辑控制器产生的控制信号送到第一控制总线上。第一控制总线上的控制信号被送到实验装置的其他部件，控制实验装置中其他部件的操作。
K9是操作数译码器。它接收指令总线上的指令操作数，将其译码后送操作数选择总线。操作数选择总线上的操作数选择信号送累加器K2，第一寄存器K3、第二寄存器K3和第三寄存器K4，用于选择算数逻辑运算的源操作数和目的操作数。
K10是数据开关。它由8个双位开关组成。拨动这8个双位开关，能够产生各种指令和指令地址。指令和指令地址送开关总线，用于将程序写入存储器K14。
K11是微程序控制器。它接收复位信号线上的复位信号，接收指令总线上的指令操作码，接收节拍总线上的节拍信号，接收标志总线上的进位标志。根据复位信号、指令操作码、节拍信号和进位标志，它以微程序方式产生控制本实验装置操作的全部控制信号，通过第二控制总线送第一二选一选择器K8。
K12是组合逻辑控制器。它接收复位信号线上的复位信号，接收指令总线上的指令操作码，接收节拍总线上的节拍信号，接收标志总线上的进位标志。根据复位信号、指令操作码、节拍信号和进位标志，它以组合逻辑方式产生控制本实验装置操作的全部控制信号，通过第三控制总线送第一二选一选择器K8。
K13是时序发生器。它产生本实验装置的复位信号，产生操作所需的全部节拍信号，复位信号使实验装置处于初始状态，节拍信号控制各种操作的时间。它接收第一控制总线上的停止信号，收到停止信号后停止节拍信号的输出。
K14是存储器。它接收第一数据总线上的数据，接收第一地址总线上的存储器地址，接收第一控制总线上的控制信号，接收节拍总线上的节拍信号。根据控制信号和节拍信号，将第一数据总线上的数据或者指令写入第一地址总线上存储器地址指定的存储单元中，或者从第一地址总线上存储器地址指定的存储单元中读出指令通过第一数据总线送指令寄存器K18；或者从存储器地址指定的存储器单元读出数据通过第一数据总线送累加器K2、第一寄存器K3、第二寄存器K4和第三寄存器K5。
K15是第二二选一选择器。它接收第一控制总线上的控制信号，接收第二地址总线上的程序地址，接收第三地址总线上的数据地址(或者指令地址)。根据控制信号，它选择程序地址或者数据地址(或者指令地址)作为存储器地址，通过第一地址总线送存储器K14。
K16是程序地址计数器。它接收复位信号线上的复位信号，接收第一控制总线上的控制信号，接收第一数据总线上的程序地址，接收节拍总线上的节拍信号。根据复位信号、控制信号和节拍信号，它或者将程序地址复位为零，或者执行程序地址加一操作，或者根据第一数据总线上的程序地址设置新的程序地址。程序地址通过第二地址总线送第二二选一选择器K15。它在程序运行时提供程序地址，即下一条指令的地址。
K17是数据地址计数器。它接收复位信号线上的复位信号，接收第一控制总线上的控制信号，接收第一数据总线上的数据地址或者指令地址，接收节拍总线上的节拍信号。根据复位信号、控制信号和节拍信号，它或指令地址复位为零，或者执行指令地址加一操作，或者根据第一数据总线上的数据地址设置新的数据地址。数据地址或者指令地址通过第三地址总线送第二二选一选择器K15。它在向存储器K14装入程序时提供指令地址，在程序运行时提供数据地址。
K18是指令寄存器。它接收第一控制总线上的控制信号，接收节拍总线上的节拍信号，接收第一数据总线上的指令。根据控制信号和节拍信号，它将指令保存，指令中的操作码通过指令总线送到微程序控制器K11和组合逻辑控制器K12；指令中的操作数通过指令总线送到操作数译码器K9。
图3中的时序发生器K13由图4(1)中的四2输入正与非门74LS00 U32、电阻器R1、电阻器R2、电阻器R3、电阻器R4、电阻器R5、按钮A1、按钮A2、双位开关S8、石英晶体振荡器U33和通用阵列逻辑GAL16V8 U34组成。电阻器R1、R2、R3、R4和R5的电阻值为1k欧姆。
U32A、U32B、电阻器R1、电阻器R2和按钮A1组成一个RS触发器。当按下一次按钮A1时，在U32的引脚11产生一个正脉冲信号QD。QD信号为1时启动时序发生器输出节拍脉冲。
U32C、U32D、R3、R4和A2组成一个RS触发器。当按下一次按钮A2，在U33的引脚8产生一个负脉冲信号CLR。CLR信号是本实验装置复位信号，当CLR为0时，本实验装置处于初始状态。
双位开关S8和电阻器R5控制程序运行方式。拨动开关S8，则改变DP的值。当DP为1时，程序按单拍方式运行；当DP为0时，程序按连续方式运行。在单拍方式运行时，按按钮A1一次，时序发生器只产生一组节拍信号；在连续方式运行时，按按钮A1一次，时序发生器连续产生节拍信号，直到CLR信号为0或者来自第一二选一选择器K8的控制信号STOP为1时为止。
石英晶体振荡器U33输出频率为1MHz的主时钟MF，它与通用阵列逻辑GAL16V8U34构成时序发生器的主体。U34根据输入信号MF、QD、CLR、DP产生节拍信号T1、T2和T3。
图3中的算术逻辑部件K1由图4(2)中的D触发器74LS74 U1A、四2与门74LS08U2A、算术逻辑单元74LS181 U3、74LS181 U4和八线驱动器74LS244 U5组成。74LS181是种能完成4位算术逻辑运算的通用器件，2个74LS181 U3、U4级联构成完成8位算术逻辑运算的功能，U4进行低4位运算，U3进行高4位运算，通过将U3和U4级联，完成低4位运算过程中向高4位的进位。U3和U4的的A0～A3构成算术逻辑部件的A端口，U3和U4的B0～B3构成算术逻辑部件的B端口。U3和U4根据控制信号M、S0、S1、S2和S3进行A+B、A-B和A and B等算术逻辑运算。运算后得到的数据结果在控制信号ALUBUS为0时通过U5送到第一数据总线上。运算后得到的进位结果在控制信号LDC为1的情况下，在节拍信号T3的上升沿写入U1A保存，保存后的标志C送标志总线。
图3中的累加器K2由图4(2)中的八D触发器74LS374 U7和四3与门74LS11 U11A组成。在控制信号LDREG为1且操作数选择信号LDR0为1的情况下，在节拍信号T3的上升沿，第一数据总线上的8位数据写入U7保存。U7的8位输出通过第二数据总线送算术逻辑部件K1的A端口。
图3中的第一寄存器K3由图4(2)中的八D寄存器74LS374 U8和三3与门74LS11 U11B组成。在控制信号LDREG为1且操作数选择信号LDR1为1的情况下，在节拍信号T3的上升沿，第一数据总线上的8位数据写入U8保存。在操作数数选择信号RS1为0时，U8的8位输出通过第三数据总线送算术逻辑部件K1的B端口。
图3中的第二寄存器K4由图4(2)中的八D寄存器74LS374 U9和三3与门74LS11 U11C组成。在控制信号LDREG为1且操作数选择信号LDR2为1的情况下，在节拍信号T3的上升沿，第一数据总线上的8位数据写入U9保存。在操作数数选择信号RS2为0时，U9的8位输出通过第三数据总线送算术逻辑部件K1的B端口。
图3中的第三寄存器K5由图4(2)中的八D寄存器74LS374 U10和三3与门74LS11U12A组成。在控制信号LDREG为1且操作数选择信号LDR3为1的情况下，在节拍信号T3的上升沿，第一数据总线上的8位数据写入U10保存。在操作数数选择信号RS3为0时，U10的8位输出通过第三数据总线送算术逻辑部件K1的B端口。
图3中的三态门K6由图4(2)中的8线驱动器74LS244 U6组成，在控制信号SWBUS为0时，它将开关总线上的开关信号SW0～SW7送第一数据总线。
图3中的数据开关K10由图4(2)中的双位开关S0～S7和排电阻器RP1组成。用手拨动开关S0～S7，能够生成256种不同的SW7～SW0的值，用作生成各种指令和指令地址。
图3中的操作数译码器K9由图4(3)中的双2-4线译码器74LS139 U22和反相器74LS04 U20组成。U22A将指令种源操作数IR1、IR0译码产生数据选择信号RS1、RS2和RS3，用于控制算术逻辑运算部件K1需要的源操作数选择。RS1送第一寄存器K3，RS2送第二寄存器K4，RS3送第三寄存器K5。当RS1为0时，第一寄存器K3中的数据作为源操作数通过第三数据总线送算术逻辑运算部件K1的B端口；当RS2为0时，第二寄存器K4中的数据作为源操作数通过第三数据总线送算术逻辑运算部件K1的B端口；当RS3为0时，第三寄存器K5中的数据作为源操作数通过第三数据总线送算术逻辑运算部件K1的B端口。U22B、U20C、U20D、U20E和U20F将指令中的目的操作数IR3、IR2译码产生数据选择信号LDR0、LDR1、LDR2和LDR2，用于算术逻辑运算数据结果的保存或者从存储器K14读出的数据的保存。LDR0送累加器K2，LDR1送第一寄存器K3，LDR2送第二寄存器K4，LDR3送第三寄存器KI5。
图3中的微程序控制器K11由图4(4)中的电可擦除只读存储器HN58C65 U23、U24、U25、U26、六D触发器74LS174 U27、四2输出2正或门74LS32 U28、U29A、四2输入正与门74LS08 U30和73LS08 U31A组成。U23、U24、U25、U26是控制存储器，里面存储程序。根据微地址uA0、uA1、uA2、uA3和uA4，从控制存储器中读出微指令，微指令的主要部分之一是各种微命令，即控制信号。从控制存储器中读出的控制信号A-LDREG、A-PCINC、A-LDPC、A-LDC、A-LDAR、A-ARINC、A-SELAR、A-LRW、A-RAMBUS、A-LDIR、A-STOP、A-ALUBUS、A-SWBUS、A-M、A-S0、A-S1、A-S2和A-S3，它们构成了第二控制总线，送第一二选一选择器K8。U27是微地址计数器，它向U23、U24、U25和U26提供微地址uA0、uA1、uA2、uA3和uA4。当复位信号CLR为0时，微地址复位为零，保证了微程序从地址零开始执行。在节拍命令T1的上升沿，将新的微地址打入U27，以便读出下一条微指令。U28、U29A、U30和U31A构成地址转移逻辑，根据指令操作码IR4、IR5、IR6、IR7、进位标志C、从控制存储器U26读出的后继微地址NuA0、NuA1、NuA2、NuA3、NuA4、判别位P0、P1，地址转移逻辑形成新的微地址，提供给U27。有关微程序控制器的工作原理参考计算机专业的教科书。
图3中的组合逻辑控制器K12由图4(5)中的在系统可编程器件EPM3128 U41A组成。U41A根据指令操作码IR4、IR5、IR6、IR7、复位信号CLR、进位标志位C、节拍信号T1、T2、T3，以组合逻辑方式产生控制信号B-LDREG、B-PCINC、B-LDPC、B-LDIR、B-STOP、B-LDC、B-LDAR、B-ARINC、B-SELAR、B-LRW、B-RAMBUS、B-ALUBUS、B-SWBUS、B-M、B-S0、B-S1、B-S2和B-S3，它们构成了第三控制总线，送第一二选一选择器K8。
图3中的第一二选一选择器K8由图4(6)中的八线驱动器74LS244 U35、U36、U37、U38、U39、反相器74LS04 U40A组成。U40A将转换开关K7产生的转换信号ENA反相后产生ENB。当ENA为0时，ENB为1；当ENA为1时，ENB为0。当ENA为1时，U35、U36、U37、U38、U39将第二控制信号上的控制信号A-LDREG、A-PCINC、A-LDPC、A-LDC、A-LDIR、A-STOP、A-LDAR、A-ARINC、A-SELAR、A-LRW、A-RAMBUS、A-ALUBUS、A-SWBUS、A-M、A-S0、A-S1、A-S2和A-S3送第一控制总线，禁止第三控制总线上的控制信号送第一控制总线；当ENA为0时，U35、U36、U37、U38、U39将第三控制信号上的控制信号B-LDREG、B-PCINC、B-LDPC、B-LDPC、B-STOP、B-LDC、B-LDAR、B-ARINC、B-SELAR、B-LRW、B-RAMBUS、B-ALUBUS、B-SWBUS、B-M、B-S0、B-S1、B-S2和B-S3送第一控制总线，禁止第二控制总线上的控制信号送第一控制总线。U35、U36、U37、U38、U39产生第一控制总线上的控制信号，其中LDREG送累加器K2、第一寄存器K3、第二寄存器K4，PCINC、LDPC送程序计数器K16，LDAR、ARINC送地址计数器K17，SELAR送第二二选一选择器K15，LRW、RAMBUS送存储器K14，ALUBUS、LDC、M、S0、S1、S2、S3送算术逻辑部件K1，SWBUS送三态门K6，STOP送时序发生器K13，LDIR送指令寄存器K18。
图3中的转换开关K7由图4(6)中的双位开关S9和电阻器R6组成。拨动S9，改变转换信号ENA的值，送第一二选一选择器K8，控制第一控制总线上控制信号的转换。
图3中的程序计数器K16由图4(3)中的4位同步计数器74LS163 U13和U14组成。两个4位同步计数器U13和U14通过级联方式组成1个8位同步计数器，产生的程序地址PD7～PD0通过第二地址总线送第二二选一选择器K15。当复位信号CLR为0时，在节拍信号T2的上升沿将程序计数器复位为零。当控制信号LDPC为0时，在节拍信号T2的上升沿将第一数据总线上的新程序地址D7～D0存入程序计数器。当控制信号PCINC为1时，在节拍信号T2的上升沿，程序计数器的值增一。
图3中的地址计数器K17由图4(3)中的4位同步计数器74LS163 U15和U16组成。两个4位同步计数器U15和U16通过级联方式组成1个8位同步计数器，产生的数据地址或者指令地址AD7～AD0通过第三地址总线送第二二选一选择器K15。当复位信号CLR为0时，在节拍信号T2的上升沿将地址计数器复位为零。当控制信号LDAR为0时，在节拍信号T2的上升沿将第一数据总线上的新数据地址或者指令地址D7～D0存入地址计数器。当控制信号ARINC为1时，在节拍信号T2的上升沿，地址计数器的值增一。
图3中的第二二选一选择器K15由图4(3)中的两个八线驱动器74LS244 U17、U18和反相器74LS04 U20B组成，产生的存储器地址MAD7～MAD0通过第一地址总线送存储器K14。当控制信号SELAR为1时，U18将第三地址总线上的数据地址AD7～AD0送第一地址总线。当SELAR为0时，U17将第二地址总线上的程序地址PD7～PD0送第一地址总线。
图3中的存储器K14由随机读写存储器HM6116 U19、2与门74LS08 U2B、反相器74LS04U20A组成。当控制信号LRW为1且控制信号RAMBUS为0时，将存储器地址MAD7～MAD0指定的存储器单元的内容送第一数据总线。当控制信号LRW为0且节拍信号T2为高时，将第一数据总线上的数据D7～D0写入存储器地址MAD7～MAD0指定的存储器单元。
图3中的指令寄存器K18由八D触发器74LS374 U21和2与门74LS08 U2C组成。当控制信号LDIR为1时，在节拍信号T3的上升沿，将第一数据总线上的指令保存在U21中。指令操作码IR7～IR4通过指令总线送微程序控制器K11、组合逻辑控制器K12；指令操作数IR3～IR0通过指令总线送操作数译码器K9。
权利要求
1.一种控制信号一次全转换的计算机组成原理实验装置，其特征在于该实验装置包括算数逻辑部件，累加器，第一、第二和第三寄存器，三态门，数据开关，存储器，第一和第二二选一选择器，程序计数器，地址计数器，指令总线，时序发生器，转换开关，微程序控制器，组合逻辑控制器，操作数译码器，第一、第二和第三数据总线，第一、第二和第三地址总线，第一、第二和第三控制信号总线，节拍信号总线，标志总线、开关信号线和复位信号线；其中(1)时序发生器，用于根据控制信号产生本计算机组成原理实验装置所需的节拍信号和复位信号，送往本实验装置的其他部分，控制各种操作的时间；(2)微程序控制器，用于根据指令操作码、标志信号和节拍信号产生本计算机组成原理实验装置所需的全部控制信号；(3)组合逻辑控制器，用于根据指令操作码、标志信号和节拍信号产生本计算机组成原理实验装置所需的全部控制信号；(4)转换开关，用于产生转换信号，它是一个双位开关，用手拨动这个双位开关，产生转换信号的两种不同值，送往第一二选一选择器，通知第一二选一选择器进行两组控制信号之间的转换；(5)第一二选一选择器，用于根据转换信号在将微程序控制器产生的控制信号和组合逻辑控制器产生的控制信号之间进行转换，产生第一控制信号总线中的控制信号，送往本实验装置的其他部分，控制其他部分的操作，完成程序的加载、程序的读取和执行过程；(6)操作数译码器，用于对指令操作数译码产生操作数选择信号；(7)数据开关，用于产生的指令、指令地址，由一组双位开关组成，用手拨动各个双位开关，能够产生不同的指令、指令地址，通过开关总总线、三态门和第一数据总线送往存储器供程序加载使用；(8)三态门，用于将开关总线中的指令和指令地址送第一数据总线；(9)累加器，用于存放从第一数据总线上得到的数据，将存放的数据作为算数运算和逻辑运算的目的操作数送第二数据总线；(10)第一寄存器，用于通用寄存器，存放从第一数据总线上得到的数据，将存放的数据作为算数运算和逻辑运算的源操作数送第三数据总线；(11)第二寄存器，用于通用寄存器，存放从第一数据总线上得到的数据，将存放的数据作为算数运算和逻辑运算的源操作数送第三数据总线；(12)第三寄存器，用于通用寄存器，存放从第一数据总线上得到的数据，将存放的数据作为算数运算和逻辑运算的源操作数送第三数据总线；(13)算数逻辑部件，用于对存放在累加器中的目的操作数和存放在第一、第二、第三寄存器中的源操作数进行算数运算和逻辑运算，运算后产生数据结果和标志位结果；(14)程序计数器，用于产生程序地址；(15)地址计数器，用于产生数据地址或者指令地址；(16)第二二选一选择器，用于在第二地址总线中的程序地址和第三地址总线上的数据地址(或者指令地址)之间选择其中一个作为存储器地址送第一地址总线；(17)存储器，用于存储程序和数据；(18)指令寄存器，用于存放从存储器中读出的指令；上述时序发生器通过节拍信号总线和算数逻辑部件、累加器、第一寄存器、第二寄存器、第三寄存器、微程序控制器、组合逻辑控制器、存储器、程序计数器、地址计数器、指令寄存器相连，通过复位信号线和组合逻辑控制器、微程序控制器、程序计数器、地址计数器相连，通过第一控制总线和第一二选一选择器相连；第一二选一选择器通过第一控制总线分别和算数逻辑部件、累加器、第一寄存器、第二寄存器、第三寄存器、三态门、存储器、第二二选一选择器、程序计数器、地址计数器、指令寄存器相连，通过开关信号线和转换开关相连，通过第二控制总线和微程序控制器相连，通过第三控制总线和组合逻辑控制器相连；微程序控制器通过指令总线和指令寄存器相连，通过标志总线和算数逻辑部件相连；组合逻辑控制器通过指令总线和指令寄存器相连，通过标志总线和算数逻辑部件相连；操作数译码器通过指令总线和指令寄存器相连，通过操作数选择总线和累加器、第一寄存器、第二寄存器、第三寄存器相连；算数逻辑部件通过第二数据总线和累加器相连，通过第三数据总线和第一、第二、第三寄存器相连；存储器通过第一地址总线和第二二选一选择器相连；第二二选一选择器通过第二地址总线和程序计数器相连；通过第三地址总线和地址计数器相连。
全文摘要
本发明涉及一种控制信号一次全转换的计算机组成原理实验装置，属计算机教学实验仪器技术领域。该装置包括用于算数逻辑部件，累加器，第一、第二和第三寄存器，三态门，数据开关，存储器，转换开关，第一和第二二选一选择器，程序计数器，地址计数器，指令寄存器，操作数译码器，时序发生器，微程序控制器，组合逻辑控制器。本发明装置的优点是，既满足微程序控制器类的计算机组成原理实验，又满足组合逻辑控制器类的计算机组成原理实验，实验者通过拨动一个双位开关就能实现微程序控制器和组合逻辑控制器的转换。
文档编号G09B25/00GK101059920SQ200710099859
公开日2007年10月24日 申请日期2007年5月31日 优先权日2007年5月31日
发明者杨春武, 于艳丽, 白中英, 刘敬晗 申请人:清华大学科教仪器厂