色序时间控制电路及相关色序显示器系统与方法

专利名称：：色序时间控制电路及相关色序显示器系统与方法
技术领域：
：本发明涉及一种色序时间控制电路及相关的色序显示器与方法，尤指一种使用多闸线开启配合数据排列读取数据的色序时间控制电路与相关的色序显示器与方法。技术背景一般使用色序法的显示器都会配备有一色序时间控制电路，以将单一全彩画面所包含的复数个画素各自包含的子画素在一极短的时间内迭加显示于该液晶显示器的显示面板，以利用人类肉眼的视觉暂留现象来进行该全彩画面中所有画素的显示。请参阅图l，其为一种一般色序显示器100的示意图。如图1所示，色序显示器100是包含一色序时间控制电路110、一数据驱动单元120、一扫描驱动单元130、一显示面板140、一发光二极管驱动单元150、一背光模块160、及二缓冲存储器108与112。显示面板140是根据扫描驱动单元130所驱动的扫描线及数据驱动单元120所驱动的数据线来决定其所包含的晶体管显示的画素。为了实施色序法，色序时间控制电路110是用来控制数据驱动单元120与扫描驱动单元130的操作时序，以在极短的不同时间内将不同颜色的子画素读入显示面板140。色序时间控制电路l10亦控制发光二极管驱动单元150的操作时序以决定启动背光模块l60的时序色序时间控制电路110是包含一输入缓冲存储器102、一影像排序处理单元104、一驱动控制电路106。输入缓冲存储器102用来将外部输入至色序时间控制电路110的一同步讯号dei、一画素频率pclk、及复数个画素，与色序时间控制电路110所使用的一系统频率sclk做同步处理。影像排序处理单元104是与缓冲存储器108及112共同运作，将单一画面中的画素配合扫描驱动单元130在同一时间内仅开启的单一闸线的画素输出量、并根据不同颜色的子画素来进行重新排列，以将该画面包含的红色子画素(在图1中以区块R表示)、绿色子画素(在图l中以区块G表示)、及蓝色子画素(在第l图中以区块B表示)藉由缓冲存储器108及112的辅助，在不同的时间与极短的时间差内读入驱动控制单元106，并使驱动控制单元106据以间接控制显示面板140上的全彩画面显示。为了改进图1所示的色序显示器100的数据传输效率，可使扫描驱动单元130同时开启多条闸线来加快数据传输的速度；然而，这样的做法也极易造成多条闸线之间在数据传输顺序12上的混乱，并使得画素数据无法在被传输以后正确的被还原，因而造成显示面板140无法显示正确的画素数据。
发明内容本发明是揭露数种色序时间控制电路及相关的色序显示器系统与影像数据排序与读取方法，以有效利用同时开启多条闸线时的高数据传输速率，并达成在开启多条闸线的情况下仍可维持处理画素排列及输出的正确性的目的。本发明是揭露一种使用多闸线开启配合数据排列读取数据的色序时间控制电路，应用于一色序显示器。该色序时间控制电路包含一行列数据排序单元及一色彩数据排序单元。该行列数据排序单元是用来暂存并读取复数个画素。该行列数据排序单元是包含一行列缓冲存储器及一插入排序电路。该行列缓冲存储器是用来以矩阵方式暂存该复数个画素。该插入排序电路是用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的画素。该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素分成复数个第二等分，以依序在每一第二等分中根据一画素读取顺序读取画素。该色彩数据排序单元是用来根据该行列数据排序单元所暂存并读取的该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序。该色序时间控制电路是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素，以产生一全彩画面。用来依序在该每一第二等分中读取画素的该画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素的方式来读取画素。该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。本发明是揭露一种使用多闸线开启配合数据排列读取数据的色序显示器系统。该色序显示器系统是包含一行列数据排序单元及一色彩数据排序单元。该行列数据排序单元是包含于该色序显示器系统所包含的一主机端，用来暂存并读取复数个画素。该行列数据排序单元包含一行列缓冲存储器及一插入排序电路。该行列缓冲存储器是用来暂存该复数个画素。该插入排序电路是用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的画素。该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素分成复数个13第二等分，以依序在每一第二等分中根据一画素读取顺序读取画素。该色彩数据排序单元是包含于该色序显示器系统所包含的一色序显示器，用来根据该行列数据排序单元所暂存并读取的该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序。该色序显示器系根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素，以产生一全彩画面。用来依序在该每一第二等分中读取画素的该画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素的方式来读取画素。该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。本发明是揭露一种使用多闸线开启配合数据排列读取数据的色序时间控制电路，应用于一色序显示器。该色序时间控制电路包含一色彩数据排序单元及一行列数据排序单元。该色彩数据排序单元是用来根据复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素分类并排序成复数个子画素群组，且每一子画素群组是对应于不同的颜色。该行列数据排序单元是用来由该色彩数据排序单元暂存并读取该复数个子画素群组。该行列数据排序单元是包含一行列缓冲存储器及一插入排序电路。该行列缓冲存储器是用来暂存该复数个子画素群组的一子画素群组。该插入排序电路是用来根据一第一切割数将该行列缓冲存储器所暂存的该子画素群组所包含的复数个子画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的子画素。该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个子画素分成复数个第二等分，以依序在每一第二等分中根据一子画素读取顺序读取子画素。该色序显示器是根据一时间差输出该行列数据排序单元所读取的复数个不同颜色的子画素群组，以产生一全彩画面。用来依序在该每一第二等分中读取子画素的该子画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一子画素的方式来读取画素。该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。本发明是揭露一种使用多闸线开启配合数据排列读取数据的色序时间控制电路，应用于一色序显示器。该色序时间控制电路包含一行列数据排序单元。该行列数据排序单元是用来暂存并读取由外部输入至该色序时间控制电路的复数个子画素群组。该行列数据排序单元是包含一行列缓冲存储器及一插入排序电路。该行列缓冲存储器是用来暂存该复数个对应于不同颜色的子画素群组所包含的一子画素群组。该插入排序电路是用来根据一第一切割数将该行列缓冲存储器所暂存的该子画素群组所包含的复数个子画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的子画素。该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个子画素分成复数个第二等分，以依序在每一第二等分中根据一子画素读取顺序读取子画素。该色序时间控制电路是与一主机端共享一显示卡及该显示卡所包含的一缓冲存储器。该复数个子画素群组是由该显示卡与该缓冲存储器将复数个画素各自包含的子画素分类并排序所产生。该色序显示器是根据一时间差输出该行列数据排序单元所读取的复数个不同颜色的子画素群组，以产生一全彩画面。用来依序在该每一第二等分中读取子画素的该子画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一子画素的方式来读取画素。该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。本发明是揭露一种使用多闸线开启配合数据排列读取数据的色序时间控制电路，应用于一色序显示器。该色序时间控制电路包含一混成行列数据排序单元。该混成行列数据排序单元是用来暂存复数个画素，并用来以子画素的形式读取该复数个画素。该混成行列数据排序单元是包含一色彩数据排序单元、一行列缓冲存储器、及一插入排序电路。该色彩数据排序单元是用来根据该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序为复数个子画素群组。该复数个子画素群组的每一子画素群组是对应于不同的颜色。该行列缓冲存储器是用来以矩阵方式暂存该复数个子画素群组。该插入排序电路是用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个子画素群组的一子画素群组所包含的复数个子画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的子画素。该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个子画素分成复数个第二等分，以依序在每一第二等分中根据一子画素读取顺序读取子画素。该色序时间控制电路是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素群组，以产生一全彩画面。用来依序在该每一第二等分中读取子画素的该子画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一子画素的方式来读取画素。该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。本发明是揭露一种在色序显示器上使用多闸线开启配合数据排列读取数据的影像数据排序与读取方法。该方法包含根据一第一切割数将被暂存于一色序显示器所包含的一行列缓冲存储器的复数个画素元素分成复数个第一等分，以平行读取该复数个第一等分各自包含的画素元素，且该复数个第一等分的每一第一等分所包含的复数个画素元素是以矩阵方式排列于该行列缓冲存储器；及根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素元素分成复数个第二等分，以依序同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素元素。该第二等分所包含的该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。本发明是揭露一种使用多闸线开启配合数据排列读取数据的色序显示器系统。该色序显示器系统是包含一主机端及一色序显示器。该主机端是包含一显示卡。该显示卡是包含一色彩数据排序单元、一行列数据排序单元、及一缓冲存储器。该色彩数据排序单元是用来根据复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序。该行列数据排序单元是用来暂存并读取该色彩数据排序单元所分类并排序的该复数个画素。该行列缓冲排序单元是包含一行列缓冲存储器及一插入排序电路。该行列缓冲存储器是用来暂存该复数个画素。该插入排序电路是用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的画素。该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素分成复数个第二等分，以依序在每一第二等分中根据一画素读取顺序读取画素。该缓冲存储器是用来当作该色彩数据排序单元与该行列数据排序单元对该复数个画素进行分类与排序时的缓冲单元。该色序显示器是包含一输入缓冲存储器及一驱动控制单元。该输入缓冲存储器是用来由该行列数据排序单元接收其所暂存并读取的该复数个画素、将外部输入至该色序显示器的一同步讯号、一画素频率、及该复数个画素，与该色序显示器所使用之一是统频率做同步处理，该驱动控制单元是用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该色序时间控制电路所输出的该不同颜色子画素来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面。该色序显示器是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素，以产生一全彩画面。用来依序在该每一第二等分中读取画素的该画素读取顺序是以同时读取该第二等分所包含的复16数个第三等分的每一第三等分中一画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。该色序显示器是与该主机端共享该显示卡及该缓冲存储器。图l为一种一般色序显示器的示意图。图2为根据本发明的一第一实施例，所揭露的一色序显示器的示意图。图3为图2所示行列数据排序单元的示意图。图4是图示第3图中行列缓冲存储器及插入排序电路所进行的画素排列方式。图5为根据本发明的一第二实施例所揭露的一色序显示器系统的示意图，其中行列数据处理单元是包含于色序显示器系统的一主机端。图6是为根据本发明的一第三实施例所揭露的一色序显示器的示意图。图7及图8是为图6所示的行列数据排序单元所使用的子画素暂存、排序、及输出方式的简略示意图。图9为根据本发明的一第四实施例所揭露的一色序显示器的示意图，其中该色序显示器是与外界的一主机端共享一显示卡与该显示卡所包含的一缓冲存储器。图10为根据本发明的一第五实施例所揭露的一色序显示器的示意图，其中一混成行列数据排序单元是用来替换色彩数据排序单元与行列数据排序单元。图11是为图10所示的混成行列数据排序单元的示意图。图12为根据本发明在行列缓冲存储器上所进行的画素/子画素暂存、排序、及输出方式，所揭露的在色序显示器上使用多闸线开启配合数据排列读取数据的影像数据排序与读取方法的示意图。主要组件符号说明<table>tableseeoriginaldocumentpage17</column></row><table>108、112、530缓冲存储器110、250、350、450、550、650色序时间控制电路120数据驱动单元130扫描驱动单元140显示面板150发光二极管驱动单元160背光模块201、202、203、204、205、206列画素行资料210行列数据排序单元220色彩数据排序单元230行列缓冲存储器240插入排序电路300色序显示器系统301、302、303、304、305、306、601、602、603、604、605、606子画素行资料310主机端320主处理器330芯片组340图像引擎510显示卡610混成行列数据排序单元702、704、706、708、710、712步骤Pl，l、Pl，2、Pl，3、Pl，4、Pl，5、Pl，6、P2，l、P2，2、P2，3、P2，4、P2，5、P2，6、…、P640，l、P640，2、P640，3、P640，4、P640，5、P640，6、P641，1、P641，2、P641，3、P641'4、P641'5、P641'6、…、P1280,1、P1280'2、P1280'3、P1280,4、P1280,5、P1280,6画素Rl，l、Rl，2、Rl，3、Rl，4、Rl，5、Rl，6、R2，l、R2，2、R2，3、R2，4、R2，5、R2，6、…、R640，l、R640，2、R640，3、R640，4、R640，5、R640，6、R641，1、R641，2、R641，3、R641，4、R641，5、R641，6、…、R1280,1、R1280'2、R1280'3、R1280,4、R1280,5、R1280,6子画素19具体实施例方式在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及后续的申请专利范围并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及后续的请求项当中所提及的「包含」是为一开放式的用语，故应解释成「包含但不限定于」。此外，「电性连接」一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置电性连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或透过其它装置或连接手段间接地连接至该第二装置。为了更进一步改进上述一般色序显示器的效能，本发明是揭露一种使用多闸线开启配合数据排列读取数据并用于色序显示器的色序时间控制电路、以及相关的色序显示器与影像数据排序与读取方法。在本发明所揭露的色序时间控制电路中，主要是针对一般色序时间控制电路在同时开启多条闸线时对画素数据所进行的处理提出一种改进的画素排序及读取方式，使得即使扫描驱动单元在同一时间内开启二条以上的闸线，画素仍然可以被正确的读取，而不致引起如先前技术中同时开启多条闸线时使得后来在显示面板上迭加产生的全彩画面出现错误的问题。请参阅图2，其为根据本发明的一第一实施例，所揭露的一色序显示器200的示意图。如图2所示，色序显示器200包含了第1图中色序显示器100大部分的组件，但将原来色序时间控制电路110中所包含的影像排序处理单元104以一行列数据排序单元(LineDataSortingUnit)210及一色彩数据排序单元220来替代，并使得图1中色序时间控制电路110在此以色序时间控制电路250替代。行列数据排序单元210主要是用来将输入缓冲存储器102所接收的复数个画素加以暂存并读取。色彩数据排序单元220用来根据行列数据排序单元210所暂存并读取的该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序，并藉由缓冲存储器108及112的辅助，使得色序时间控制电路250可根据一极短的时间差输出色彩数据排序单元220所分类的复数个不同颜色的子画素，并据以正确的产生一全彩画面。行列数据排序单元210的详细结构与画素排列方式是揭露于图3与图4。请参阅图3，其为图2所示行列数据排序单元210的示意图。如图3所示，行列数据排序单元210是包含一行列缓冲存储器(LineBuffer)230及一插入排序电路(InsertionSortingCircuit)240。行列缓冲存储器230是用来以矩阵方式暂存由输入缓冲存储器102传输而来的复数个画素。插入排序电路240用来对行列缓冲存储器230以矩阵方式所暂存的画素进行数据排列及读取被排列的画素至色彩数据排序单元220。行列缓冲存储器230及插入排序电路240所进行的画素排列方式是揭露于图4，其中图4的画素排列方式是以矩阵表达其概念。请一并参阅图3及图4。画素数据是逐行(LinebyLine)由输入缓冲存储器102被读取至行列缓冲存储器230中，亦即图3中所示的第一列画素行资料201至第六列画素行资料206，并排列如图4所示的画素排列方式；请注意，行列数据排序单元210—次所读入的单一列画素行资料的个数并未被限定于图3所述的六个，且可视各种不同的情况变更其个数；除此以外，当行列数据排序单元210将行列缓冲存储器230所占的空间写入完毕后(在此是指写满单一列共六个画素行数据后)，即可开始进行对行列缓冲存储器230所暂存的所有画素行数据包含的画素的排序。为了标明画素的间以矩阵表达概念的排序方式，在图4中，每个被读入行列缓冲存储器230的画素都会被附加编号；举例来说，第4图编号P1，1、P2，1、P3，1、…、P1280，l的画素是代表图3中的第一列画素行资料201，编号P1，2、P2，2、…、P1280，2的画素是代表图3中的第二列画素行资料202，编号P1，6、P2，6、…、P1280，6的画素是代表图3中的第六列画素行资料206，且图3所示的第三列画素行资料203、第四列画素行资料204、第五列画素行资料205所包含的画素编号是如图4所示而不再多加赘述。请注意，图3与图4所示的第一列画素行资料201至第六列画素行数据206仅为说明本发明所使用的数据排序方式所图标，并非用来限定本发明在进行数据排序上一次读入行列数据排序单元210的数据数目。如图4所示，第一列画素行资料201至第六列画素行数据206所包含的所有画素是被分成二个第一等分(EqualPartition)270及275，且在之后图4所述的画素输出方式是平行输出各第一等分所包含的画素。举例来说，画素P1，1与P641，l是为同时被输出，且画素P640，4与P1280，4是为同时被输出。请注意，当上述所有画素被分成二个第一等分时，2可被视为一第一切割数的值，且该第一切割数需满足可整除于行列缓冲存储器230所暂存的所有画素的数量的条件；举例来说，图4中行列缓冲存储器230所包含的所有画素个数是为1280*6=7680，且第一切割数的值2是整除于7680。接着观察第一等分270。为了实现对每一第一等分的平行读取，需先行将每一第一等分根据一第二切割数分成复数个第二等分，例如图4中所图示的第二等分2701、2702、及2703;其中第二等分2701是包含画素P1，1、Pl，2、Pl，3、Pl，4、Pl，5、Pl，6，第二等分2702是包含画素P2，1、P2，2、P2，3、P2，4、P2，5、P2，6，第二等分2703是包含画素P640，1、P640，2、21P640'3、P640'4、P640，5、P640，6。观察图3与图4可知，第一等分270是以6为该第二切割数来切割为复数个第二等分，且观察第二等分2701、2702、2703可知，每一第二等分是包含图3所示第一列画素行资料201至第六列画素行资料206各自所包含的一画素。请注意，该第二切割数的选取仅需考虑到是否整除所切割的第一等分中包含的所有画素数量即可；举例来说，在图4的例子中，第二切割数的值6是整除于第一等分270所包含的所有画素的数量640*6=3840。接着观察第二等分2701。图4所示的画素输出方式除了考虑到各第一等分的平行读取以外，亦在先后顺序上以各第二等分为单位来进行读取；为此，每一第二等分会再被视为切割成复数个第三等分，且执行该画素读取顺序时，会依序由该第二等分所包含的每一第三等分中读取一画素。请注意，在单一第二等分中所包含的复数个第三等分的数量是以扫描驱动单元130在同一时间内所开启的闸线数为考虑。以图4所示的状况举例来说，当扫描驱动单元130在同一时间内被设定启动二条扫描线时，每一第二等分所包含的第三等分是为二个，且第二等分2701是包含二个第三等分27011及27012，其中第三等分27011是包含画素P1，1、Pl，2、Pl，3，且第三等分27012是包含画素P1，4、Pl，5、Pl，6。在图4中，各列画素行资料所包含的画素是以二维矩阵方式被暂存于行列缓冲存储器230。若将图4中画素由P1，1至P1，6的方向视为行列缓冲存储器230的一第一维度，并将画素由Pl，1至P1280，l的方向视为行列缓冲存储器230的一第二维度，则图4中所示的每一第二等分包含的复数个画素是沿着该第一维度所排列于行列缓冲存储器230的一第一维度排，且每一第二等分是沿着该第二维度排列；如此一来，第一维度排的大小是为该每一第二等分所包含的画素的个数，且该第二维度排的大小是为行列缓冲存储器230上所包含的该复数个第二等分的总数量。请注意，在此所述行列缓冲存储器230的第一维度与第二维度仅为表达图4中画素以矩阵中行或列为单位暂存的具体概念所示。当插入排序电路240根据该画素输出方式进行画素输出时，会依序由每一第二等分中读取对应于上述同时开启的闸线数(亦即该每一第二等分中第三等分的个数)来完成特定列画素行数据的读取。以图4所示的画素读取顺序举例，在第一等分270中，是先读取第二等分2701中第三等分27011所包含的画素P1，1，再读取第二等分2701中第三等分27012所包含的画素Pl，4;接着插入排序电路240是以画素P2，1、P2，4、P3，1、P3，4、…、P640，1、P640，4的顺序读取第一等分270所包含的部分画素；同一时间内，第一等分275所包含的画素亦以P641，1、P641，4、P642，1、P642，4、…，P1280，1、P1280，4的顺序被读取，使得第一等分270与275各自包含的第一列画素行资料201与第四列画素行数据204的画素被平行读取完毕，亦即如图223中行列数据排序单元210所图标的画素输出顺序。接着第一等分270与275所包含的画素会各自以第二列画素行资料202与第五列画素行数据205的平行读取及第三列画素行数据203与第六列画素行数据206的平行读取完成；亦即插入排序电路240会先以(P1，2、Pl，5、P2，2、P2，5、…、P640，2、P640，5)与(P641，2、P641，5、P642，2、P642，5、…、P1280，2、P1280，5)的画素读取顺序平行读取第一等分270及275各自包含的第二列画素行资料202及第五列画素行资料205的画素，接着再以(P1，3、Pl，6、P2，3、P2，6、…、P640，3、P640，6)与(P641，3、P641，6、P642，3、P642，6、…、P1280，3、P1280，6)的画素读取顺序平行读取第一等分270及275各自包含的第三列画素行资料203及第六列画素行资料206的画素。请注意，限于图示的篇幅，图3及图4中仅图示第一等分270及275各自包含的第一列画素行资料201及第四列画素行数据204的画素读取顺序，但上述第一等分270及275所包含的其它列画素行数据的读取顺序可根据图4的图示及上述的说明明显的推知，故不再于图4中另行图标以简化图标请注意，图3及图4中所示的第一切割数、第二切割数、用来决定一第二等分中所包含的第三等分个数的扫描驱动单元同时开启的闸线数、行列缓冲存储器所容纳的画素个数(包含上述行列缓冲存储器230中第一维度与第二维度的大小)、行列缓冲存储器一次所读入的单一列画素行资料个数、在每一第三等分中所使用的画素读取顺序等皆仅为本发明的一较佳实施例所使用的变量，且在本发明的其它实施例中可对上述各变量采用其它的数值，只要符合上述用来限制各变量的规则的条件即可；换言之，将上述各变数采用与图3或图4所示的不同数值所衍生的其它实施例仍应视为本发明的范畴。请注意，即使在图4中，扫描驱动单元同时开启的闸线数是为l，在第一等分270的画素读取顺序仍然可以P1，1、P2，1、，…、P640，1、Pl，2、P2，2、…、P640，2、…、P640，6的顺序进行逐行的读取，且仍然可以完成画素的正确读取；故即使将扫描驱动单元同时开启的闸线数减少至l，仍不会影响图4所示的运作，且仍应视为本发明的一实施例。请再次参阅图2。当行列数据排序单元210将画素以图3及图4所示的方式加以排序并输出至色彩数据排序单元220后，色彩数据排序单元220会将所接收的每一画素分割为其所包含的复数个子画素，并根据子画素种类的不同暂存于缓冲存储器108或112其中之一，例如根据将单一画素所包含的红色子画素、绿色子画素、蓝色子画素分别以维持行列数据排序单元210所输出的画素的排列顺序为前提来暂存于缓冲存储器108或112所图示的区块R、区块G、及区块B;且之后色彩数据排序单元220会再次于需要的时机将先前暂存于缓冲存储器108或112其中之一的各颜色子画素以同样维持行列数据排序单元210所输出的画素的排列顺序为前提读入驱动控制单元106，以进行之后在显示面板140上以色序法进行的全彩画面显示。请注意，当缓冲存储器108及112其中之一正在进行子画素的写入时，另外一个是用来进行子画素的读取，且在本发明的其它实施例中，色彩数据排序单元220亦可与一个以上的缓冲存储器配合来进行子画素的暂存与写入，而不限定于第2图中所示的二个缓冲存储器108及112。请参阅图5，其为根据本发明的一第二实施例所揭露的一色序显示器系统300的示意图。色序显示器系统300是包含一主机端310及一色序显示器320。色序显示器320是包含一色序时间控制电路350、缓冲存储器108及112、数据驱动单元120、扫描驱动单元130、显示面板140、发光二极管驱动单元150、及背光模块160。主机端310是包含一主处理器320、一芯片组330、一图像引擎340、及行列数据处理单元210。主处理器320、芯片组330、及图像引擎340是用来产生一完整画面所需的画素，并将所产生的画素输入至行列数据处理单元210。图5所揭露的该第二实施例与图2所揭露该第一实施例的主要差异处是在于将图2中原本包含于色序时间控制电路250的行列数据排序单元210改设置于主机端310上，使得画素在进入色序时间控制电路350以前就已经被排序完毕，且色序时间控制电路350仅需进行针对不同种类子画素的分类及控制各驱动单元的时序以正确的实施色序法并显示全彩画面。图5中其它组件的构成与图2所述类似或相同，故不在此加以赘述。请参阅图6、图7、及图8。图6是为根据本发明的一第三实施例所揭露的一色序显示器400的示意图。色序显示器400与第2图所示的色序显示器200的差异处是在于在色序时间控制电路450中，输入缓冲存储器102所输出的画素会先被色彩数据排序单元220根据每一画素所包含的不同种类子画素进行分类，并产生复数个子画素模块(例如一红色子画素模块、一绿色子画素模块、及一蓝色子画素模块)而输入于行列数据排序单元210;因此，于图3及图4所示接收到画素行数据的状况不同，行列数据排序单元210所接收到的是为上述的复数个子画素群组，并在图7及图8中以子画素行数据的方式表示。图7及图8是为图6所示的行列数据排序单元210所使用的子画素暂存、排序、及输出方式的简略示意图。在图7及图8中所示的子画素暂存、排序、及输出方式与图3及图4所揭露的画素暂存、排序、及输出方式相同，差异仅在于处理的数据单位由画素转变为子画素，因此在图7及图8中所处理的子画素是以R1，1、Rl，2、…、Rl，6、R2，1、R2，2、…、R2，6、R3，1、R3，2、…、R3，6、…R640，1、R640，2、…R640，6、R641，1、R641，2、…、R641，6、…、R1280，1、R1280，2、…、R1280，6来表示单一种类的子画素，亦即单一子画素群组所包含的24复数个子画素；除此以外，输入于行列数据排序单元210的子画素行数据是以子画素行资料401、402、403、404、405、406代表。请参阅图9，其为根据本发明的一第四实施例所揭露的一色序显示器500的示意图。如图9所示，色序显示器500是与一主机端510共享一显示卡520(VideoBoard)及该显示卡所包含的一缓冲存储器530，因此将画素分类成不同颜色子画素的过程可以藉由显示卡520所包含的色彩数据排序单元220、行列数据排序单元210、及缓冲存储器530的辅助来直接完成，而使得已分类并排序为复数个子画素群组的画素数据可以直接由显示卡520被输入至色序显示器500所包含的一色序时间控制电路550中，并藉由色序时间控制电路550进行必要的同步处理。除此以外，在显示卡520所包含的行列数据排序单元210对子画素进行的子画素暂存、排序、及输出方式与图7及图8所示相同，故不在此详加赘述。请参阅图IO，其为根据本发明的一第五实施例所揭露的一色序显示器600的示意图。色序显示器600与之前各实施例的差异处在于在其所包含的一色序时间控制电路650中，以色序时间控制电路650所包含的一混成行列数据排序单元610替代各实施例所揭露的行列数据排序单元210及色彩数据排序单元220的功能。请再参阅图11。图11是为第10图所示的混成行列数据排序单元610的示意图。如图11所示，混成行列数据排序单元610所包含的色彩数据排序单元220是接收复数列的画素行数据201、202、203、204、205、206，并将各列的画素行数据以分成复数个子画素行数据的方式暂存于行列缓冲存储器230，例如图ll中所示的第一红色子画素行资料601、第一绿色子画素行资料602、第一蓝色子画素行资料603、第四红色子画素行资料604、第四绿色子画素行资料605、第四绿色子画素行资料606等。图ll亦简易图示了将第一红色子画素行资料601与一第四红色子画素行数据604以与图4及图8相同的排序方式进行子画素排序及输出的过程。上述以子画素进行暂存、排序、及输出的过程以于之前的实施例中描述过，故此处不再多加赘述。请参阅图12，其为根据本发明在行列缓冲存储器上所进行的画素/子画素暂存、排序、及输出方式，所揭露的在色序显示器上使用多闸线开启配合数据排列读取数据的影像数据排序与读取方法的示意图。如图12所示，本发明的影像数据排序与读取方法是包含如下步骤步骤702:根据一第一切割数将被暂存于一色序显示器所包含的一行列缓冲存储器的复数个画素元素(PixelElement)分成复数个第一等分，以平行读取该复数个第一等分各自包含的画素元素，且该复数个第一等分的每一第一等分所包含的复数个画素元素是以矩阵方式排列于该行列缓冲存储器；步骤704:根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素元素分成复数个第二等分，以依序同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素元素，其中该第二等分所包含的该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数；当该画素元素是为一画素时，执行步骤706;当该画素元素是为一子画素时，执行步骤710;步骤706:根据所暂存并读取的该复数个画素元素各自包含的子画素的颜色，将该复数个画素元素各自包含的子画素加以分类并排序；步骤708:根据一时间差输出所分类并排序的复数个不同颜色的子画素，以产生一全彩画面；步骤710:根据所暂存并读取的该复数个画素元素各自包含的子画素的颜色，将该复数个画素元素各自包含的子画素加以分类并排序为复数个对应于不同颜色的子画素群组；步骤712:根据一时间差输出所分类并排序的该复数个不同颜色的子画素群组，以产生一全彩画面。图12所示的步骤是为本发明上述各实施例在进行画素排序时的方法的总结，然针对图12中所示的各步骤进行合理组合与排列所衍生的其它实施例，仍应视为本发明的范畴。本发明是揭露一种色序时间控制电路及相关的色序显示器系统与影像数据排序与读取方法，藉由同时开启复数条闸极线以及本发明所揭露的影像数据排序与读取方法，除了可以有效利用同时开启多条闸线时的高数据传输速率以外，亦避免了如先前技术中同时开启多条闸线时各自传输的画素资料无法被顺利还原并引起显示面板在显示数据上的错误的问题。换言之，根据本发明所揭露的色序时间控制电路及影像数据排序与读取方法，在同时开启扫描驱动单元中二条以上的闸线时仍可维持处理画素排列及输出的正确性。以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。2权利要求1.一种色序时间控制电路，应用于一色序显示器，其特征在于，该色序时间控制电路(ColorSequentialTimingControllingCircuit)包含一行列数据排序单元(LineDataSortingUnit)，用来暂存并读取复数个画素，包含一行列缓冲存储器，用来以矩阵方式暂存该复数个画素；及一插入排序电路(InsertionSortingCircuit)，用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个画素分成复数个第一等分(EqualPartition)，以平行读取该复数个第一等分各自包含的以矩阵方式排列的画素，该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素分成复数个第二等分，以依序在每一第二等分中根据一画素读取顺序读取画素；及一色彩数据排序单元，用来根据该行列数据排序单元所暂存并读取的该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序；其中该色序时间控制电路是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素，以产生一全彩画面；其中用来依序在该每一第二等分中读取画素的该画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。2.根据权利要求l所述的色序时间控制电路，其特征在于其中该行列缓冲存储器是以二维方式暂存该复数个画素；其中该复数个第二等分的每一第二等分包含的复数个画素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排(DimensionalLine)，使得该每一第二等分包含的复数个画素是以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列；其中该第一维度排的大小是为该每一第二等分所包含的画素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个画素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个画素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的画素数目。3.根据权利要求l所述的色序时间控制电路，其特征在于其中该色序显示器所包含的一第一辅助内存与一第二辅助内存是用来当作该色彩数据排序单元的缓冲存储器，且当两者之一是用于该色彩数据排序单元所排序的子画素的读取时，另外一者是用于该色彩数据排序单元所排序的子画素的写入。4.根据权利要求l所述的色序时间控制电路，其特征在于，另包含一输入缓冲存储器，用来将外部输入至该色序时间控制电路的一同步讯号、一画素频率、及该复数个画素，与该色序时间控制电路所使用的一系统频率做同步处理，并将该复数个画素输入至该行列数据排序单元暂存；及一驱动控制单元，用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该色序时间控制电路所输出的该不同颜色子画素来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面。5.一种色序显示器系统，其特征在于，包含一行列数据排序单元，包含于该色序显示器系统所包含的一主机端，用来暂存并读取复数个画素，该行列数据排序单元包含一行列缓冲存储器，用来暂存该复数个画素；及一插入排序电路，用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的画素，该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素分成复数个第二等分，以依序在每一第二等分中根据一画素读取顺序读取画素；及一色彩数据排序单元，包含于该色序显示器系统所包含的一色序显示器，用来根据该行列数据排序单元所暂存并读取的该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序；其中该色序显示器是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素，以产生一全彩画面；其中用来依序在该每一第二等分中读取画素的该画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。6.根据权利要求5所述的色序显示器系统，其特征在于其中该行列缓冲存储器是以二维方式暂存该复数个画素；其中该复数个第二等分的每一第二等分包含的复数个画素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排，使得该每一第二等分包含的复数个画素是以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列；其中该第一维度排的大小是为该每一第二等分所包含的画素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个画素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个画素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的画素数目。7.根据权利要求5所述的色序显示器系统，其特征在于，另包含一第一辅助内存；及一第二辅助内存；其中该第一辅助内存与该第二辅助内存是用来当作该色彩数据排序单元的缓冲存储器，且当两者的一是用于该色彩数据排序单元所排序的子画素的读取时，另外一者是用于该色彩数据排序单元所排序的子画素的写入。8.根据权利要求6所述的色序显示器系统，其特征在于，另包含一输入缓冲存储器，用来由该行列数据排序单元接收其所暂存并读取的该复数个画素、将外部输入至该色序显示器的一同步讯号、一画素频率、及该复数个画素，与该色序显示器所使用的一系统频率做同步处理、并将该复数个画素输入至该色彩数据排序单元暂存；及一驱动控制单元，用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该色序时间控制电路所输出的该不同颜色子画素来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面。9一种色序时间控制电路，应用于一色序显示器，其特征在于，包含一色彩数据排序单元，用来根据复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素分类并排序成复数个子画素群组，且每一子画素群组是对应于不同的颜色;及一行列数据排序单元，用来由该色彩数据排序单元暂存并读取该复数个子画素群组，包含一行列缓冲存储器，用来暂存该复数个子画素群组的一子画素群组；及一插入排序电路，用来根据一第一切割数将该行列缓冲存储器所暂存的该子画素群组所包含的复数个子画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的子画素，该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个子画素分成复数个第二等分，以依序在每一第二等分中根据一子画素读取顺序读取子画素；其中该色序显示器是根据一时间差输出该行列数据排序单元所读取的复数个不同颜色的子画素群组，以产生一全彩画面；其中用来依序在该每一第二等分中读取子画素的该子画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一子画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数10根据权利要求9所述的色序时间控制电路，其特征在于其中该行列缓冲存储器是以二维方式暂存该子画素群组所包含的复数个子画素；其中该复数个第二等分的每一第二等分包含的复数个子画素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排，使得该每一第二等分包含的复数个子画素以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列；其中该第一维度排的大小是为该每一第二等分所包含的子画素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个子画素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个子画素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的子画素数目。11.根据权利要求9所述的色序时间控制电路，其特征在于其中该色序显示器所包含的一第一辅助内存与一第二辅助内存是用来当作该色彩数据排序单元的缓冲存储器，且当两者之一是用于该色彩数据排序单元所排序的子画素的读取时，另外一者是用于该色彩数据排序单元所排序的子画素的写入。12.根据权利要求9所述的色序时间控制电路，其特征在于，另包含:一输入缓冲存储器，用来将外部输入至该色序时间控制电路的一同步讯号、一画素频率、及该复数个画素与该色序时间控制电路所使用的一系统频率做同步处理，并将该复数个画素输入至该行列数据排序单元暂存；及一驱动控制单元，用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该行列数据排序单元所输出的该不同颜色子画素群组来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面。13.一种色序时间控制电路，应用于一色序显示器，其特征在于包含:一行列数据排序单元，用来暂存并读取由外部输入至该色序时间控制电路的复数个子画素群组，包含一行列缓冲存储器，用来暂存该复数个对应于不同颜色的子画素群组所包含的一子画素群组；及一插入排序电路，用来根据一第一切割数将该行列缓冲存储器所暂存的该子画素群组所包含的复数个子画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的子画素，该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个子画素分成复数个第二等分，以依序在每一第二等分中根据一子画素读取顺序读取子画素；其中该色序时间控制电路是与一主机端共享一显示卡(VideoBoard)及该显示卡所包含的一缓冲存储器，且该复数个子画素群组是由该显示卡与该缓冲存储器将复数个画素各自包含的子画素分类并排序所产生；其中该色序显示器是根据一时间差输出该行列数据排序单元所读取的复数个不同颜色的子画素群组，以产生一全彩画面；其中用来依序在该每一第二等分中读取子画素的该子画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一子画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数14.根据权利要求13所述的色序时间控制电路，其特征在于其中该行列缓冲存储器是以二维方式暂存该子画素群组所包含的复数个子画素；其中该复数个第二等分的每一第二等分包含的复数个子画素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排，使得该每一第二等分包含的复数个子画素以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列；其中该第一维度排的大小是为该每一第二等分所包含的子画素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个子画素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个子画素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的子画素数目。15.根据权利要求13所述的色序时间控制电路，其特征在于另包含一输入缓冲存储器，用来将外部输入至该色序时间控制电路的一同步讯号、一画素频率、及该复数个画素，与该色序时间控制电路所使用的一系统频率做同步处理，并将该复数个画素输入至该行列数据排序单元暂存；及一驱动控制单元，用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该行列数据排序单元所输出的该不同颜色子画素群组来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面。16.一种色序时间控制电路，应用于一色序显示器，其特征在于包含:一混成行列数据排序单元(HybridLineDataSortingUnit),用来暂存复数个画素，并用来以子画素的形式读取该复数个画素，包含一色彩数据排序单元，用来根据该复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序为复数个子画素群组，且该复数个子画素群组的每一子画素群组是对应于不同的颜色；一行列缓冲存储器，用来以矩阵方式暂存该复数个子画素群组；及一插入排序电路，用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个子画素群组的一子画素群组所包含的复数个子画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的子画素，该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个子画素分成复数个第二等分，以依序在每一第二等分中根据一子画素读取顺序读取子画素；其中该色序时间控制电路是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素群组，以产生一全彩画面；其中用来依序在该每一第二等分中读取子画素的该子画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一子画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数17.根据权利要求16所述的色序时间控制电路，其特征在于其中该行列缓冲存储器是以二维方式暂存该复数个子画素群组；其中该复数个第二等分的每一第二等分包含的复数个子画素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排，使得该每一第二等分包含的复数个子画素是以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列；其中该第一维度排的大小是为该每一第二等分所包含的子画素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个子画素群组所包含的所有子画素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个子画素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的子画素数目。18.根据权利要求16所述的色序时间控制电路，其特征在于其中该色序显示器所包含的一第一辅助内存与一第二辅助内存是用来当作该混成行列数据排序单元的缓冲存储器，且当两者之一是用于该混成行列数据排序单元所排序的子画素的读取时，另外一者是用于该混成行列数据排序单元所排序的子画素的写入。19.根据权利要求16所述的色序时间控制电路，其特征在于另包含一输入缓冲存储器，用来将外部输入至该色序时间控制电路的一同步讯号、一画素频率、及该复数个画素，与该色序时间控制电路所使用的一系统频率做同步处理，并将该复数个画素输入至该混成行列数据排序单元暂存；及一驱动控制单元，用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该色序时间控制电路所输出的该不同颜色子画素群组来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面。20.一种在色序显示器上使用影像数据排序与读取方法，其特则在于包含根据一第一切割数将被暂存于一色序显示器所包含的一行列缓冲存储器的复数个画素元素(PixelElement)分成复数个第一等分，以平行读取该复数个第一等分各自包含的画素元素，且该复数个第一等分的每一第一等分所包含的复数个画素元素是以矩阵方式排列于该行列缓冲存储器；及根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素元素分成复数个第二等分，以依序同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素元素；其中该第二等分所包含的该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数。21.根据权利要求20所述的在色序显示器上使用影像数据排序与读取方法，其特征在于其中该行列缓冲存储器是以二维方式暂存该复数个画素元素；其中该复数个第二等分的每一第二等分包含的复数个画素元素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排，使得该每一第二等分包含的复数个画素元素是以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列其中该第一维度排的大小是为该每一第二等分所包含的画素元素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个画素元素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个画素元素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的画素元素数目。22.根据权利要求20所述的在色序显示器上使用影像数据排序与读取方法，其特征在于所述画素元素是为一画素，该方法另包含根据所暂存并读取的该复数个画素元素各自包含的子画素的颜色，将该复数个画素元素各自包含的子画素加以分类并排序；及根据一时间差输出所分类并排序的复数个不同颜色的子画素，以产生一全彩画面。23.根据权利要求20所述的在色序显示器上使用影像数据排序与读取方法，其特征在于所述画素元素是为一子画素，该方法另包含根据所暂存并读取的该复数个画素元素各自包含的子画素的颜色，将该复数个画素元素各自包含的子画素加以分类并排序为复数个对应于不同颜色的子画素群组；及根据一时间差输出所分类并排序的该复数个不同颜色的子画素群组，以产生一全彩画面。24.一种色序显示器系统，其特征在于包含一主机端，包含一显示卡，包含一色彩数据排序单元，用来根据复数个画素各自包含的子画素的颜色，将该复数个画素各自包含的子画素加以分类并排序；一行列数据排序单元，用来暂存并读取该色彩数据排序单元所分类并排序的该复数个画素，该行列缓冲排序单元是包含一行列缓冲存储器，用来暂存该复数个画素；及一插入排序电路，用来根据一第一切割数将该行列缓冲存储器所暂存的该复数个画素分成复数个第一等分，以平行读取该复数个第一等分各自包含的以矩阵方式排列的画素，该插入排序电路并根据一第二切割数将该复数个第一等分的每一第一等分所包含的复数个画素分成复数个第二等分，以依序在每一第二等分中根据一画素读取顺序读取画素；及一缓冲存储器，用来当作该色彩数据排序单元与该行列数据排序单元对该复数个画素进行分类与排序时的缓冲单元；及一色序显示器，包含一输入缓冲存储器，用来由该行列数据排序单元接收其所暂存并读取的该复数个画素、将外部输入至该色序显示器的一同步讯号、一画素频率、及该复数个画素，与该色序显示器所使用的一系统频率做同步处理；及一驱动控制单元，用来根据该同步讯号与该系统频率产生控制该色序显示器所包含的一数据驱动单元、一扫描驱动单元、及一发光二极管驱动电路的时序，并根据该色序时间控制电路所输出的该不同颜色子画素来控制该数据驱动单元与该扫描驱动单元在该色序显示器所包含的一显示面板上显示所产生的该全彩画面；其中该色序显示器是根据一时间差输出该色彩数据排序单元所分类的复数个不同颜色的子画素，以产生一全彩画面；其中用来依序在该每一第二等分中读取画素的该画素读取顺序是以同时读取该第二等分所包含的复数个第三等分的每一第三等分中一画素的方式来读取画素，且该复数个第三等分的数量是对应于该色序显示器包含的一扫描驱动单元在同一时间内所开启的闸线数；其中该色序显示器是与该主机端共享该显示卡及该缓冲存储器。25.根据权利要求25所述的色序显示器系统，其特征在于其中该行列缓冲存储器是以二维方式暂存该复数个画素；其中该复数个第二等分的每一第二等分包含的复数个画素是沿着该行列缓冲存储器的一第一维度来暂存于该行列缓冲存储器中的一第一维度排，使得该每一第二等分包含的复数个画素是以该第一维度排所包含的复数个元素的方式暂存于该行列缓冲存储器，且该行列缓冲存储器上所包含的该复数个第二等分是沿着该行列缓冲存储器的一第二维度排列；其中该第一维度排的大小是为该每一第二等分所包含的画素的个数；其中该第二维度排的大小是为该行列缓冲存储器上所包含的该复数个第二等分的总数其中该第一切割数是整除于该行列缓冲存储器所暂存的该复数个画素的数量；其中该第二切割数是整除于该每一第一等分所包含的复数个画素的数量；其中在该每一第二等分中所包含的该复数个第三等分的数量是整除于该每一第二等分所包含的画素数目。全文摘要本发明涉及一种色序时间控制电路及相关的色序显示器与方法，在色序时间控制电路所包含的行列数据排序单元中，对所输入的画素或子画素进行暂存、排序、及输出。这些画素或子画素亦由色彩数据排序单元根据色序法及不同子画素的颜色进行排序，使驱动控制单元在一极短时间差内将被排序的不同颜色子画素写入显示面板而完成一全彩画面。行列数据排序单元是将画素或子画素以矩阵方式暂存，并以对应于矩阵的方式逐行平行读取画素或子画素；其中画素或子画素是根据矩阵行列的大小及扫描驱动单元在同一时间内所开启的闸线数来进行排序与平行读取。本发明可以实现在同时开启扫描驱动单元中二条以上的闸线时仍可维持处理画素排列及输出的正确性。文档编号G09G3/20GK101661704SQ200910308078公开日2010年3月3日申请日期2009年10月5日优先权日2009年10月5日发明者戴文智,邱显钧,陈宏纬申请人:华映光电股份有限公司;中华映管股份有限公司