专利名称：像素电路和显示装置的制作方法
技术领域：
本发明涉及像素电路和具备该像素电路的显示装置，特别涉及有源矩阵式的显示
直O
背景技术：
便携式电话和便携式游戏机等便携用终端一般使用液晶显示装置作为其显示装置。另外，便携式电话等由于用电池驱动，因此强烈要求电力消耗的降低。因此，关于时刻、 电池剩余量这种需要持续显示的信息，显示在反射式子面板上。另外，现今要求在同一主面板上兼顾全彩色显示的通常显示和反射式的持续显示这两者。图45表示的是一般的有源矩阵式液晶显示装置的像素电路的等效电路。另外，图 46表示的是mXn像素的有源矩阵式液晶显示装置的电路配置例。另外，m、n都是2以上的整数。如图46所示，在m根源极线SLl、SL2、......、SLm和η根扫描线GL1、GL2、......、
GLn的各交点上设置由薄膜晶体管(TFT)构成的开关元件。在图45中，用源极线SL代表各源极线SL1、SL2、……,SLm0同样，以符号GL代表各扫描线GLl、GL2、……,GLn0如图45所示，经由TFT而液晶电容元件Clc和辅助电容元件Cs并联连接。液晶电容元件Clc的结构为在像素电极20和相对电极80之间设有液晶层的层叠构造。相对电极也称为共用(公用，common)电极。另外，在图46中，关于各像素电路，仅简要地表示TFT和像素电极(黑色的矩形部分)。辅助电容Cs的一端(一电极)与像素电极20连接，另一端(另一电极)与辅助电容线CSL连接，辅助电容Cs使保持于像素电极20的像素数据的电压稳定化。辅助电容Cs具有对在黑色显示和白色显示时液晶电容元件Clc的电容因TFT的漏电流、液晶分子具有的介电常数各向异性而变动和保持于像素电极的像素数据的电压起因于经由像素电极和周边配线间的寄生电容而发生的电压变动等而变动进行抑制的效果。通过依次对扫描线的电压进行控制，与一根扫描线连接的TFT成为导通状态，以扫描线为单位而供给到各源极线的像素数据的电压被写入对应的像素电极。在全彩色显示的通常显示中，即使在显示内容为静止画面的情况下，每一帧都对相同的像素重复写入相同的显示内容。这样，通过保持于像素电极的像素数据的电压被更新，来将像素数据的电压变动抑制为最小限度，保证高质量的静止画面显示。用于驱动液晶显示装置的电力消耗大致受源极驱动器的用于源极线驱动的电力消耗支配，大体上由下面的公式1所示的关系式来表示。另外，在公式1中，P表示电力消耗(消耗的功率)，f表示刷新率(每单位时间的一帧的量的刷新动作次数)，C表示由源极驱动器驱动的负载电容，V表示源极驱动器的驱动电压，η表示扫描线数，m表示源极线数。在此，刷新动作指的是，边保持显示内容边经由源极线对像素电极施加电压的动作。(公式1)
P OC f . C · V2 · η · m可是，在持续显示的情况下，由于显示内容为静止画面，不必每一帧都将像素数据的电压更新。因此，为了进一步降低液晶显示装置的电力消耗，使该持续显示时的刷新频率下降。但是，当使刷新频率下降时，保持于像素电极的像素数据电压就会因TFT的漏电流而变动。该电压变动会成为各像素的显示亮度(液晶的透射率)的变动，会作为闪烁被观测到。另外，由于各帧期间的平均电位也下降，因此有可能招致得不到充分的对比度等显示品位的下降。在此，在电池剩余量、时刻显示等静止画面的持续显示中，作为同时实现显示质量因刷新频率的下降而下降的问题解决方案和低电力消耗化的方法，例如，公开的是下述专利文献1记载的结构。在专利文献1公开的结构中，能够实现透射式和反射式这两个功能的液晶显示，另外，在能够进行反射式的液晶显示的像素区域内的像素电路上具有存储部。 该存储部在反射式液晶显示部保持有要显示的信息以作为电压信号。在反射式的液晶显示时，通过像素电路读出保持于存储部内的电压，来显示该电压相应的信息。在专利文献1中，上述存储部由SRAM构成，静态地保持上述电压信号，因此不需要刷新动作，能够同时实现显示质量的维持和低电力消耗化。现有技术文献专利文献专利文献1 日本特开2007 - 334224号公报
发明内容
发明要解决的课题但是，在便携式电话等使用的液晶显示装置中，在采用如上所述的结构的情况下， 在通常动作时，除具备用于保持作为模拟信息的各像素数据的电压的辅助电容元件以外， 还需要每一像素或每一像素组都具备用于存储像素数据的存储部。由此，液晶显示装置的要形成于构成显示部的阵列基板(有源矩阵基板)的元件数和信号线数增加，因此透射模式的开口率下降。另外，在将用于对液晶进行交流驱动的极性反转驱动电路与上述存储部一同设置的情况下，进一步导致开口率的下降。这样，当开口率因元件数和信号线数的增加而下降时，通常显示模式的显示图像的亮度就下降。另外，近年来，比笔记本电脑更小的被称为所谓的上网本的计算机的普及非常惊人。这种小型的计算机由于液晶显示区域比便携式电话大，因此作为TFT基板，能够认为非晶硅(a - Si)的利用成为主流。但是，非晶硅由于迁移率比便携式电话的液晶基板使用的多晶硅小三个数量级 (小三个数位)左右，因此响应速度慢。因此，在非晶硅基板上设有晶体管元件的情况下，在对与晶体管元件的控制端子连接的信号线施加电压的定时和该晶体管元件导通的定时产生偏差，由此，有可能给写入后的像素电压带来影响。本发明是鉴于上述的问题点而完成的，其目的在于，提供一种像素电路和显示装置，其不会导致开口率的下降，电力消耗低，能够防止液晶的劣化和显示质量的下降。特别是提供一种即使在迁移率慢(小)的非晶硅基板上构成有像素电路的情况下，也不会给写入后的像素电压带来影响，能够维持该电压。
用于解决课题的技术手段为了实现上述的目的，本发明的像素电路的特征在于采用如下所述的结构。首先，本发明的像素电路具备包含单位显示元件的显示元件部；构成上述显示元件部的一部分且对施加于上述显示元件部的像素数据的电压进行保持的内部节点；至少经由规定的开关元件将从数据信号线供给的上述像素数据的电压传输到上述内部节点的第一开关电路；将从上述数据信号线供给的电压不经由上述规定的开关元件地传输到上述内部节点的第二开关电路；和将上述内部节点保持的上述像素数据的电压相应的规定的电压保持在第一电容元件的一端并且控制上述第二开关电路的导通或非导通的控制电路。该像素电路具备第一 第三晶体管元件，上述第一 第三晶体管元件具有第一端子、第二端子以及对上述第一端子和上述第二端子间的导通进行控制的控制端子，其中，分别将第一晶体管元件和第三晶体管元件装设于第二开关电路内，将第二晶体管元件装设于控制电路内。第二开关电路包括第一晶体管元件和第三晶体管元件的串联电路，控制电路包括第二晶体管元件和第一电容元件的串联电路。第一开关电路将一端与数据信号线连接，第二开关电路将一端与电压供给线连接。这两个开关电路都将各自另一端与内部节点连接。在该内部节点上也连接有第二晶体管元件的第一端子。第一晶体管元件的控制端子、第二晶体管元件的第二端子、第一电容元件的一端相互连接而形成控制电路的输出节点。另外，第二晶体管元件的控制端子与第一控制线连接，第三晶体管元件的控制端子经由延迟电路与第二控制线连接。另外，作为第一电容元件的另一端的不形成上述输出节点侧的端子不经由上述延迟电路地与第二控制线连接。另外，作为另一结构，也可采用上述第一电容元件的另一端不经由上述延迟电路地与第三控制线连接的结构。在此，作为上述延迟电路，可采用如下结构具备第一延迟用晶体管元件和第二延迟用晶体管元件和延迟用电容元件，上述第一延迟用晶体管元件和上述第二延迟用晶体管元件具有第一端子、第二端子以及对上述第一端子和上述第二端子间的导通进行控制的控制端子，上述第一延迟用晶体管元件将第一端子与上述第三晶体管元件的控制端子连接， 将第二端子和控制端子与上述第二控制线连接，上述第二延迟用晶体管元件将第一端子与上述第三晶体管元件的控制端子连接， 将第二端子与上述第二控制线连接，将控制端子与上述第一控制线连接。另外，作为延迟电路的另一结构，可采用如下的结构具备第一延迟用晶体管元件和第二延迟用晶体管元件和延迟用电容元件，上述第一延迟用晶体管元件和上述第二延迟用晶体管元件具有第一端子、第二端子以及对上述第一端子和上述第二端子间的导通进行控制的控制端子，上述第一延迟用晶体管元件将第一端子与上述第三晶体管元件的控制端子连接，将第二端子与上述第二控制线连接，上述第二延迟用晶体管元件将第一端子和控制端子与上述第一控制线连接，上述延迟用电容元件将一端与上述第二控制线连接，将另一端与上述第一延迟用晶体管元件的控制端子和上述第二延迟用晶体管元件的第二端子连接。电压供给线可设为独立的信号线，也可由第一控制线或数据信号线兼用。除该结构以外，也可以采用进一步具备一端与上述内部节点连接且另一端与第四控制线或规定的固定电压线连接的第二电容元件的结构。此时，第四控制线兼电压供给线。另外，上述规定的开关元件包括具有第一端子、第二端子以及对上述第一端子和上述第二端子间的导通进行控制的控制端子的第四晶体管元件，上述第四晶体管元件也优选采用如下的结构，第一端子与上述内部节点连接，第二端子与上述数据信号线或上述第三晶体管元件的第一端子连接，控制端子与扫描信号线连接。另外，上述第一开关电路也优选采用不包含上述规定的开关元件以外的开关元件的结构。另外，上述第一开关电路也优选包括上述第二开关电路内的上述第三晶体管元件和上述规定的开关元件的串联电路，或者，包括控制端子与上述第二开关电路内的上述第三晶体管元件的控制端子连接的第五晶体管和上述规定的开关元件的串联电路。另外，在像素电路内的上述第一电容元件的另一端不经由上述延迟电路地与上述第二控制线连接的情况下，本发明的显示装置采用如下的结构将多个像素电路分别配置在行方向和列方向上，构成像素电路阵列，每一上述列各具备一根上述数据信号线，配置于同一列的上述像素电路的上述第一开关电路的一端与共用的上述数据信号线连接，配置于同一行或同一列的上述像素电路的上述第二晶体管元件的控制端子与共用的上述第一控制线连接，配置于同一行或同一列的上述像素电路的上述第三晶体管元件的控制端子经由上述延迟电路与共用的上述第二控制线连接，配置于同一行或同一列的上述像素电路的上述第一电容元件的上述另一端不经由上述延迟电路地与共用的上述第二控制线连接，其特征为，具备分别驱动上述数据信号线的数据信号线驱动电路以及分别驱动上述第一控制线和上述第二控制线的控制线驱动电路。在上述第一控制线兼用作上述电压供给线的情况或上述电压供给线为独立的配线的情况下，上述控制线驱动电路驱动上述电压供给线，在上述数据信号线兼用作上述电压供给线的情况下，上述数据信号线驱动电路驱动上述电压供给线。另外，在像素电路内的上述第一电容元件的另一端不经由上述延迟电路地与上述第三控制线连接的情况下，结构为，配置于同一行或同一列的上述像素电路的上述第三晶体管元件的控制端子经由上述延迟电路与共用的上述第二控制线连接，来代替上述结构。另外，至少第二晶体管元件能够包括非晶质TFT。此时，另外的第一晶体管元件和第三晶体管元件也同样，也可以包括非晶质TFT，另外，在延迟电路内具有延迟用晶体管元件的情况下，该延迟用晶体管元件也可以包括非晶质TFT。另外，本发明的显示装置将多个像素电路分别配置在行方向和列方向上，构成像素电路阵列，其特征为，上述像素电路具备包含单位显示元件的显示元件部；构成上述显示元件部的一部分且对施加于上述显示元件部的像素数据的电压进行保持的内部节点；至少经由规定的开关元件将从数据信号线供给的上述像素数据的电压传输到上述内部节点的第一开关电路；将供给到规定的电压供给线的电压不经由上述规定的开关元件地传输到上述内部节点的第二开关电路；和将上述内部节点保持的上述像素数据的电压相应的规定的电压保持在第一电容元件的一端并且控制上述第二开关电路的导通或非导通的控制电路，采用如下的结构在第一 第三晶体管元件中，上述第二开关电路具有上述第一晶体管元件和上述第三晶体管元件，上述控制电路具有上述第二晶体管元件，上述第一 第三晶体管元件具有第一端子、第二端子以及对上述第一端子和上述第二端子间的导通进行控制的控制端子，上述第二开关电路包括上述第一晶体管元件和上述第三晶体管元件的串联电路，上述控制电路包括上述第二晶体管元件和上述第一电容元件的串联电路，上述第一开关电路的一端与上述数据信号线连接，上述第二开关电路的一端与上述电压供给线连接，上述第一开关电路和上述第二开关电路各自的另一端和上述第二晶体管元件的第一端子与上述内部节点连接，上述第一晶体管元件的控制端子、上述第二晶体管元件的第二端子和上述第一电容元件的一端相互连接，上述第二晶体管元件的控制端子与第一控制线连接，上述第三晶体管元件的控制端子与第二控制线连接，上述第一电容元件的另一端与第三控制线连接，上述显示装置采用的结构是，每一上述列各具备一根上述数据信号线，配置于同一列的上述像素电路的上述第一开关电路的一端与共用的上述数据信号线连接，配置于同一行或同一列的上述像素电路的上述第二晶体管元件的控制端子与共用的上述第一控制线连接，配置于同一行或同一列的上述像素电路的上述第三晶体管元件的控制端子与共用的上述第二控制线连接，配置于同一行或同一列的上述像素电路的上述第一电容元件的上述另一端与共用的上述第三控制线连接，其特征在于，具备分别驱动上述数据信号线的数据信号线驱动电路以及分别驱动上述第一 第三控制线的控制线驱动电路。在上述第一控制线兼用作上述电压供给线的情况或上述电压供给线为独立的配线的情况下，上述控制线驱动电路驱动上述电压供给线，在上述数据信号线兼用作上述电压供给线的情况下，上述数据信号线驱动电路驱动上述电压供给线。上述控制线驱动电路的结构是，在使上述第三控制线产生了电位变动且经过了规定的延迟时间以后，使上述第二控制线，可产生同极性的电位变动。另外，本发明的显示装置除上述特征以外，还具有如下特征，采用的结构是，上述第一开关电路不包含上述规定的开关元件以外的开关元件，并且上述规定的开关元件为具有第一端子、第二端子以及对上述第一端子和上述第二端子间的导通进行控制的控制端子的第四晶体管元件，其中，上述控制端子与扫描信号线连接，采用的结构是，每一上述行各具备一根上述扫描信号线，并且配置于同一行的上述像素电路与共用的上述扫描信号线连接，具备分别驱动上述扫描信号线的扫描信号线驱动电路。另外，在上述电压供给线为独立的配线的情况下，也可将配置于同一行或同一列的上述像素电路设为上述第二开关电路的一端与共用的上述电压供给线连接的结构。另外，本发明的显示装置的特征为，在对多个上述像素电路进行使上述第二开关电路和上述控制电路工作而同时补偿上述内部节点的电压变动的自刷新动作时，上述扫描信号线驱动电路对与上述像素电路阵列内的全部的上述像素电路连接的上述扫描信号线施加规定的电压，使上述第四晶体管元件成为非导通状态，上述控制线驱动电路对上述第一控制线施加规定的电压，上述规定的电压，在上述内部节点保持的二值的像素数据的电压状态为第一电压状态的情况下，由上述第二晶体管元件将从上述第一电容元件的一端向上述内部节点的电流断开，在为第二电压状态的情况下，使上述第二晶体管元件成为导通状态通过对上述第二控制线施加规定的电压振幅的电压脉冲，来对上述第一电容元件的一端赋予由通过上述第一电容元件的电容耦合引起的电压变化，由此在上述内部节点的电压为上述第一电压状态的情况下，不抑制上述电压变化地使上述第一晶体管元件成为导通状态，另一方面，在上述内部节点的电压为上述第二电压状态的情况下，抑制上述电压变化地使上述第一晶体管元件成为非导通状态，并且经由上述延迟电路将上述电压脉冲赋予上述第三晶体管元件的控制端子，使上述第三晶体管元件成为导通状态，在上述电压供给线与上述第一控制线兼用的情况或为独立的信号线的情况下，上述控制线驱动电路向与作为上述自刷新动作的对象的多个上述像素电路连接的全部的上述电压供给线供给上述第一电压状态的上述像素数据的电压，在上述电压供给线与上述数据信号线兼用的情况下，上述数据信号线驱动电路向与作为上述自刷新动作的对象的多个上述像素电路连接的全部的上述电压供给线供给上述第一电压状态的上述像素数据的电压。
另外，在采用的是上述第三晶体管元件的控制端子经由延迟电路与上述第三控制线连接的结构的情况下，优选采用如下所述的结构来代替上述结构，通过上述控制线驱动电路对上述第二控制线和上述第三控制线施加规定的电压振幅的电压脉冲，来对上述第一电容元件的一端赋予由通过上述第一电容元件的电容耦合引起的电压变化，由此在上述内部节点的电压为上述第一电压状态的情况下，不抑制上述电压变化地使上述第一晶体管元件成为导通状态，另一方面，在上述内部节点的电压为上述第二电压状态的情况下，抑制上述电压变化地使上述第一晶体管元件成为非导通状态，并且经由上述延迟电路将上述电压脉冲赋予上述第三晶体管元件的控制端子，使上述第三晶体管元件成为导通状态。另外，在采用的是上述第三晶体管元件的控制端子不经由延迟电路地与上述第三控制线连接的结构的情况下，优选采用如下所述的结构来代替上述结构，通过上述控制线驱动电路对上述第二控制线施加规定的电压振幅的电压脉冲，来对上述第一电容元件的一端赋予由通过上述第一电容元件的电容耦合引起的电压变化，由此在上述内部节点的电压为上述第一电压状态的情况下，不抑制上述电压变化地使上述第一晶体管元件成为导通状态，另一方面，在上述内部节点的电压为上述第二电压状态的情况下，抑制上述电压变化地使上述第一晶体管元件成为非导通状态，在从对上述第二控制线的电压脉冲的施加经过了规定的延迟时间以后，对上述第三控制线施加规定的电压振幅的电压脉冲而赋予上述第三晶体管元件的控制端子，使上述第三晶体管元件成为导通状态，另外，在采用第三晶体管元件的控制端子经由延迟电路与第二控制线连接的结构的情况下，本发明的显示装置的另一特征为，在上述自刷新动作结束之后，移至待机状态， 在上述待机状态下，上述控制线驱动电路将对上述第二控制线的电压脉冲的施加结束，从而使上述第三晶体管元件成为非导通状态。另外，在采用第三晶体管元件的控制端子经由延迟电路或不经由延迟电路地与第三控制线连接的结构的情况下，本发明的显示装置的另一特征为，在上述自刷新动作结束之后，移至待机状态，在上述待机状态下，上述控制线驱动电路将对上述第二控制线和上述第三控制线的电压脉冲的施加结束，从而使上述第三晶体管元件成为非导通状态。另外，除上述特征以外，还优选采用如下的结构，经过比上述自刷新动作期间长10 倍以上的时间的上述待机状态，重复上述自刷新动作。另外，在上述待机状态下，优选采用上述数据信号线驱动电路对上述数据信号线施加固定电压的结构。此时，作为上述固定电压，可施加上述第二电压状态的电压。另外，在第三晶体管元件的控制端子经由延迟电路与第二控制线连接，且构成像素电路的上述第一开关电路为不包含上述第四晶体管元件以外的开关元件的结构的情况下，本发明的显示装置也可以采用如下结构以一个或多个列为单位来划分上述自刷新动作的对象的多个上述像素电路，以至少每一由划分得到的区块都能够驱动上述第二控制线的方式设置，上述控制线驱动电路对不是上述自刷新动作的对象的由划分得到的区块，对上述第二控制线施加使上述第三晶体管元件成为非导通状态的规定的电压，或者不对与上述第一电容元件的另一端连接的上述第二控制线或上述第三控制线施加上述电压脉冲地，依次切换上述自刷新动作的对象的由划分得到的区块，按每一由划分得到的区块分割执行上述自刷新动作。另一方面，在第三晶体管元件的控制端子经由延迟电路或不经由延迟电路地与第三控制线连接的结构的情况下，本发明的显示装置也可以采用如下结构以至少每一由划分得到的区块都能够驱动上述第二控制线和上述第三控制线的方式设置，上述控制线驱动电路不对不是上述自刷新动作的对象的由划分得到的区块进行对上述第二控制线和上述第三控制线的电压脉冲的施加，依次切换上述自刷新动作的对象的由划分得到的区块，按每一由划分得到的区块分割执行上述自刷新动作。另外，本发明的显示装置的特征为，上述像素电路具备将一端与上述内部节点连接且将另一端与第四控制线连接的第二电容元件，并且配置于同一行或同一列的上述像素电路将上述第二电容元件的另一端与共用的上述第四控制线连接，上述控制线驱动电路分别驱动上述第四控制线，在上述电压供给线与上述第四控制线兼用的情况下，上述控制线驱动电路向与作为上述自刷新动作的对象的多个上述像素电路连接的全部的上述电压供给线供给上述第一电压状态的上述像素数据的电压。另外，本发明的显示装置可采用具备安装在非晶硅基板上的像素电路的结构。发明的效果根据本发明的结构，除通常的写入动作以外，能够进行不通过写入动作就能够执行的将显示元件部两端间的电压的绝对值恢复到之前的写入动作时的值的动作(自刷新动作)。特别是，根据本发明，通过一次的脉冲电压的施加，能够从多个像素电路的中仅使具备要恢复到作为对象的灰度等级的电压状态的内部节点的像素电路自动刷新，能够实现内部节点保持多值电平的电压状态的状况下的自刷新动作。在排列有多个像素电路的情况下，一般每一行都执行通常的写入动作。因此，最多需要使所排列的像素电路的行数的量的驱动电路进行驱动。与此相对，根据本发明的像素电路，通过进行自刷新动作，能够针对每一保持的电压状态一并地对所配置的多个像素执行刷新动作。因此，能够大大地减少从刷新动作的开始到结束所需的驱动电路的驱动次数， 能够实现低电力消耗。而且，不需要在像素电路内另外设置SRAM等存储部，因此不会如现有技术那样大大地降低开口率。而且，特别是根据本发明的结构，在自刷新动作时，能够有意识地对构成第二开关电路的第一晶体管元件和第三晶体管元件的通断控制进行延迟执行。这会产生以下的效^ ο在自刷新动作时，对第二晶体管元件的控制端子施加如下所述的电压，在内部节点为第一电压状态的情况下，将从上述第一电容元件的一端向上述内部节点的电流断开， 在为第二电压状态的情况下，使上述第二晶体管元件成为导通状态。而且，在这种状况下， 通过对上述第二控制线施加规定的电压振幅的电压脉冲，来对上述第一电容元件的一端赋予由通过上述第一电容元件的电容耦合引起的电压变化，由此对第一晶体管元件的控制端子连接的节点(控制电路的输出节点)赋予电位变动。在此，如果内部节点为第一电压状态，则由第二晶体管元件将从第一电容元件的一端向上述内部节点的电流断开遮蔽，因此当对上述第二控制线赋予脉冲电压时，第一电容元件的电容和寄生于控制电路的上述输出节点的总电容的比率相应的电位变动的量就会反映在上述输出节点上，由此，该节点的电位就较大地变动。该结果是，第一晶体管元件导通。另一方面，如果内部节点为第二电压状态，则第二晶体管元件导通，因此即使对上述第二控制线赋予脉冲电压，也仅第一电容元件的电容值相对于寄生于内部节点的电容加上寄生于输出节点的电容的合计的比率相应的电位变动赋予输出节点，与第一电压状态的情况相比，输出节点的电位变动量大幅度地降低。即，在输出节点上几乎不反映脉冲电压的电位变动量，第一晶体管元件成为非导通状态。实际上，即使内部节点为第二电压状态，也会因对第二控制线赋予的脉冲电压而使第一电容元件的一端的电位即控制电路的输出节点的电位瞬时上升。但是，即使输出节点的电位这样地上升，经由导通的第二晶体管元件向内部节点的电流也瞬时地流动，两节点成为同电位，因此结果是，输出节点的电位几乎不变化。可是，在第二晶体管元件的电子迁移率低的情况下，在输出节点的电位上升以后， 直到从输出节点向内部节点的电流流动而两节点达到同电位，需要一定的时间。而且，在此期间，输出节点受对第二控制线赋予的脉冲电压的影响而成为高电位状态。因此，当在此期间对第三晶体管元件的控制端子赋予高电位时，第三晶体管元件和第一晶体管元件双方都导通，由此第二开关电路也将导通，该结果导致从电压供给线经由第二开关电路对内部节点赋予电压，内部节点的电位即像素电压发生变化。通过如本发明那样采用第三晶体管元件的控制端子经由延迟电路与第二控制线或第三控制线连接的结构，能够使对第二控制线施加脉冲电压起直到对第三晶体管元件的控制端子赋予电压的期间延迟。由此，即使在内部节点为第二电压状态的情况下，也通过在直到输出节点的电位达到与内部节点的电位同电位期间待机以后再对第三晶体管元件的控制端子赋予电压，能够在输出节点成为高电位期间，将第三晶体管元件设定为非导通状态，即，将第二开关电路设定为非导通状态。因而，不会从电压供给线经由第二开关电路向内部节点供给电压。同样的效果通过如下方式也能够实现，S卩，将第三晶体管元件的控制端子与第三控制线连接，在从向第二连接线的脉冲电压施加起经过了规定的延迟时间以后，再对第三控制线进行电压施加。
图1是表示本发明显示装置的概要结构的一例的框图；图2是液晶显示装置的局部截面概要构造图；图3是表示本发明显示装置的概要结构的一例的框图；图4是表示本发明显示装置的概要结构的一例的框图；图5是表示本发明显示装置的概要结构的一例的框图；图6是表示本发明像素电路的基本电路结构的电路图；图7是表示本发明像素电路的另一基本电路结构的电路图；图8是表示本发明像素电路中属于X组的第一类型的电路结构例的电路图；图9是表示本发明像素电路中属于X组的第一类型的另一电路结构例的电路图；图10是表示本发明像素电路中属于X组的第一类型的另一电路结构例的电路图；图11是表示本发明像素电路中属于X组的第二类型的电路结构例的电路图；图12是表示本发明像素电路中属于X组的第三类型的电路结构例的电路图；图13是表示本发明像素电路中属于X组的第四类型的电路结构例的电路图；图14是表示本发明像素电路中属于X组的第五类型的电路结构例的电路图；图15是表示本发明像素电路中属于X组的第五类型的另一电路结构例的电路图；图16是表示本发明像素电路中属于X组的第五类型的另一电路结构例的电路图；图17是表示本发明像素电路中属于X组的第六类型的电路结构例的电路图；图18是表示本发明像素电路中属于X组的第七类型的电路结构例的电路图；图19是表示本发明像素电路中属于X组的第七类型的电路结构例的电路图；图20是表示本发明像素电路中属于X组的第七类型的电路结构例的电路图；图21是表示本发明像素电路中属于X组的第八类型的电路结构例的电路图；图22是表示本发明像素电路中属于Y组的第一类型的电路结构例的电路图；图23是表示本发明像素电路中属于Y组的第二类型的电路结构例的电路图；图M是表示本发明像素电路中属于Y组的第三类型的电路结构例的电路图；图25是表示本发明像素电路中属于Y组的第四类型的电路结构例的电路图；图沈是表示本发明像素电路中属于Y组的第五类型的电路结构例的电路图；图27是表示本发明像素电路中属于Y组的第六类型的电路结构例的电路图；图观是表示本发明像素电路中属于Y组的第七类型的电路结构例的电路图；图四是表示本发明像素电路中属于Y组的第八类型的电路结构例的电路图；图30是表示本发明像素电路中属于Y组的第一类型的另一电路结构例的电路图；图31是X组的第一、第五类型的像素电路的自刷新动作的时间图；图32是X组的第二、第六类型的像素电路的自刷新动作的时间图；图33是X组的第三、第七类型的像素电路的自刷新动作的时间图；图34是X组的第四、第八类型的像素电路的自刷新动作的时间图；图35是Y组的第一、第五类型的像素电路的自刷新动作的时间图；图36是Y组的第二、第六类型的像素电路的自刷新动作的时间图；图37是Y组的第三、第七类型的像素电路的自刷新动作的时间图38是Y组的第四、第八类型的像素电路的自刷新动作的时间图；图39是X组的第一类型的像素电路的持续显示模式时的写入动作的时间图；图40是X组的第五类型的像素电路的持续显示模式时的写入动作的时间图；图41是表示持续显示模式的写入动作和自刷新动作的执行流程的流程图；图42是第一类型的像素电路的通常显示模式时的写入动作的时间图；图43是表示本发明像素电路的再另一基本电路结构的电路图；图44是表示本发明像素电路的再另一基本电路结构的电路图；图45是一般的有源矩阵式液晶显示装置的像素电路的等效电路图46是表示mXn像素的有源矩阵式液晶显示装置的电路配置例的框图；
具体实施例方式下面，参照附图对本发明的像素电路和显示装置的各实施方式进行说明。另外，关于与图45和图46相同的结构要素，附加同一符号。[第一实施方式]在第一实施方式中，对本发明的显示装置(以下简称为“显示装置”)和本发明的像素电路(以下简称为“像素电路”)的结构进行说明。《显示装置》图1表示的是显示装置1的概要结构。显示装置1具备有源矩阵基板10、相对电极80、显示控制电路11、相对电极驱动电路12、源极驱动器13、栅极驱动器14和后述的种种信号线。在有源矩阵基板10上，分别在行和列方向上配置有多个像素电路2，形成像素电路阵列。另外，在图1中，为了避免附图烦杂，像素电路2进行方框化显示。另外，为了明确在有源矩阵基板10上形成有各种信号线，为了方便起见，将有源矩阵基板10图示于相对电极80的上侧。 在本实施方式中，显示装置1采用的结构是，可使用相同的像素电路2，以通常显示模式和持续显示模式这两个显示模式，进行画面显示。通常显示模式是以全彩色显示来显示动画或静止画面的显示模式，利用的是利用背光器的透射式液晶显示。另一方面，本实施方式的持续显示模式是如下的显示模式，即，以像素电路为单位，显示2级灰度(黑白)，将三个邻接的像素电路2分配给三原色(R、G、B)的各色，从而显示八种颜色。另外，在持续显示模式中，将多组邻接的三个像素电路进一步组合，通过面积灰度等级，能够使显示颜色的数增加。另外，本实施方式的持续显示模式为无论透射式液晶显示还是反射式液晶显示都可利用的技术。在以下的说明中，为了方便起见，将对应于一个像素电路2的最小显示单位称为 “像素”，写入各像素电路的“像素数据”在三原色(R、G、B)的彩色显示的情况下，成为各色的灰度等级数据。在除三原色以外还包含黑白的亮度数据在内进行彩色显示的情况下，该亮度数据也包含在像素数据内。图2是表示有源矩阵基板10和相对电极80之间的关系的概要截面构造图，表示的是像素电路2的结构要素即显示元件部21 (参照图6)的构造。有源矩阵基板10为透光性的透明基板，例如，包括玻璃和塑料。如图1所示，在有源矩阵基板10上形成有包含各信号线在内的像素电路2。在图 2中，代表像素电路2的结构要素而图示有像素电极20。像素电极20包括透光性的透明导电材料例如ITO (铟锡氧化物)。以与有源矩阵基板10相对的方式配置有透光性的相对基板81，在这两基板的间隙内保持液晶层75。在两基板的外表面粘贴有偏振片(未图示)。液晶层75在两基板的周边部分，利用密封件74来密封。在相对基板81上，以与像素电极20相对的方式形成有包括ITO等透光性的透明导电材料的相对电极80。该相对电极80以在相对基板81上扩展为大致一面的方式作为单一膜而形成。在此，由一个像素电极20、相对电极80和夹持在其间的液晶层75形成单位液晶显示元件Clc (参照图6)。另外，背光装置(未图示)配置于有源矩阵基板10的背面侧，能够沿从有源矩阵基板10向相对基板81的方向放光。如图1所示，在有源矩阵基板10上，沿纵横方向形成有多个信号线。而且，在沿纵方向(列方向)延伸的m根源极线(SL1、SL2、……、SLm)和沿横方向(行方向)延伸的η根栅极线(GL1、GL2、……、GLn)交叉的部位，矩阵状地形成有多个像素电路2。m、n都是2以上的自然数。另外，“源极线SL”代表各源极线，“栅极线GL”代表各栅极线。在此，源极线SL对应于“数据信号线”，栅极线GL对应于“扫描信号线”。另外，源极驱动器13对应于“数据信号线驱动电路”，栅极驱动器14对应于“扫描信号线驱动电路”， 相对电极驱动电路12对应于“相对电极电压供给电路”，显示控制电路11的一部分对应于 “控制线驱动电路”。另外，在图1中，以显示控制电路11、相对电极驱动电路12分别与源极驱动器13 和栅极驱动器14单独存在的方式进行图示，但也可以为在这两个驱动器内包含显示控制电路11和相对电极驱动电路12的结构。在本实施方式中，作为驱动像素电路2的信号线，除具备上述的源极线SL和栅极线GL以外，还具备基准线REF、选择线SEL、辅助电容线CSL和电压供给线VSL和升压线BST。升压线BST也可作为选择线SEL以外的信号线而具备，也可与选择线SEL共用化。 通过将升压线BST和选择线SEL共用化，能够降低要配置在有源矩阵基板10上的信号线的根数，能够提高各像素的开口率。图3表示的是选择线SEL和升压线BST共用化时的显示装置的结构。另外，电压供给线VSL既可以如图1和图3那样设为独立的信号线，也可以与辅助电容线CSL或基准线REF共用化。图4和图5分别表示的是在图1和图3的结构中将电压供给线VSL与辅助电容线CSL或基准线REF共用化时的结构。另外，也可将电压供给线VSL 与源极线SL共用化。其情况的显示装置1的结构与图4或图5相同。通过如图3或图5那样使选择线SEL和升压线BST共用化，或如图4或图5那样使电压供给线VSL与辅助电容线CSL或基准线REF共用化，能够降低要配置在有源矩阵基板10上的信号线的根数，能够提高各像素的开口率。基准线REF、选择线SEL、升压线BST分别对应于“第一控制线”、“第二控制线”、“第三控制线”，由显示控制电路11来驱动。另外，辅助电容线CSL对应于“第四控制线”或“固定电压线”，作为一个例子，由显示控制电路11来驱动。在图1和图3 图5中，基准线REF、选择线SEL和辅助电容线CSL都以沿行方向延伸的方向设置于各行，在像素电路阵列的周边部，各行的配线相互连接而一根化，但各行的配线也可以构成为分别被驱动，且根据动作模式可施加共用电压。另外，根据后述的像素电路2的电路结构的类型，也可将基准线REF、选择线SEL和辅助电容线CSL的一部分或全部以沿列方向延伸的方式设置于各列。基本上，基准线REF、选择线SEL和辅助电容线CSL 都成为多个像素电路2共用的结构。另外，在采用除具备选择线SEL以外还具备升压线BST 的结构的情况下，可以采用与选择线SEL同样设置的线。显示控制电路11是对后述的通常显示模式和持续显示模式的各写入动作和持续显示模式的自刷新动作进行控制的电路。
在写入动作时，显示控制电路11从外部的信号源接收表示要显示的图像的数据信号Dv和定时信号Ct，基于该信号Dv、Ct,生成赋予源极驱动器13的数字图像信号DA和数据侧定时控制信号^c、赋予栅极驱动器14的扫描侧定时控制信号Gtc、赋予相对电极驱动电路12的相对电压控制信号kc、分别施加于基准线REF、选择线SEL、辅助电容线CSL、 升压线BST和电压供给线VSL的各信号电压，以作为用于使图像显示于像素电路阵列的显示元件部21 (参照图6)的信号。源极驱动器13是通过来自显示控制电路11的控制，在写入动作和自刷新动作时， 以规定的定时对各源极线SL施加规定的电压振幅的源极信号的电路。在写入动作时，源极驱动器13基于数字图像信号DA和数据侧定时控制信号Mc， 每1水平期间(也称为“ IH期间”)都生成数字信号DA表示的相当于一显示线(行)的量的像素值且适合相对电压Vcom的电平的电压，以作为源极信号&1、&2、……、Scm。该电压在通常显示模式时为多级灰度的模拟电压，在持续显示模式时，成为2级灰度(2值)的电压。 然后，将这些源极信号分别施加于要对应的源极线SL1、SL2、……、SLm。另外，在自刷新动作时，源极驱动器13通过来自显示控制电路11的控制，对与成为对象的像素电路2连接的全部的源极线SL，以同一定时进行同一电压施加(详细内容后面进行描述)。栅极驱动器14是通过来自显示控制电路11的控制，在写入动作和自刷新动作时， 以规定的定时对各栅极线GL施加规定的电压振幅的栅极信号的电路。另外，该栅极驱动器 14与像素电路2同样，也可以形成在有源矩阵基板10上。在写入动作时，栅极驱动器14为了基于扫描侧定时控制信号Gtc将源极信号&1、 Sc2,……、Scm写入各像素电路2，在数字图像信号DA的各帧期间，大致每1水平期间依次选择一个栅极线GL1、GL2、……,GLn0另外，在自刷新动作时，栅极驱动器14通过来自显示控制电路11的控制，对与成为对象的像素电路2连接的全部的栅极线GL，以同一定时进行同一电压施加(详细内容后面进行描述)。相对电极驱动电路12经由相对电极配线CML对相对电极80施加相对电压Vcom。 在本实施方式中，相对电极驱动电路12在通常显示模式和持续显示模式时，将相对电压 Vcom在规定的高电平(5V)和规定的低电平(OV)之间交替地切换而输出。这样，将边在高电平和低电平之间切换相对电压Vcom边驱动相对电极80的驱动称为“相对AC驱动”。通常显示模式的“相对AC驱动”在每1水平期间和每1帧期间，都将相对电压Vcom 在高电平和低电平之间进行切换。即，在某1帧期间且在相前后的两个水平期间，相对电极 80和像素电极20间的电压极性发生变化。另外，即使在相同的1水平期间，也在相前后的两个帧期间，相对电极80和像素电极20间的电压极性发生变化。另一方面，在持续显示模式时，在1帧期间中，维持相同的电平，但通过相前后的两个写入动作，相对电极80和像素电极20间的电压极性发生变化。当在相对电极80和像素电极20之间持续施加同一极性的电压时，就会发生显示画面的烧屏(画面烧屏)，因此需要进行极性反转动作，但通过采用“相对AC驱动”，极性反转动作的施加于像素电极20的电压振幅能够降低。《像素电路》
接着，参照图6 图30的各图对像素电路2的结构进行说明。图6和图7表示的是本发明像素电路2的基本电路结构。像素电路2全部的电路结构都通用地具备包含单位液晶显示元件Clc在内的显示元件部21、第一开关电路22、 第二开关电路23、控制电路M和辅助电容元件Cs。辅助电容元件Cs对应于“第二电容元件”。另外，图6对应于后述的属于X组的各像素电路的基本结构，图7对应于后述的属于Y组的各像素电路的基本结构。单位液晶显示元件Clc如参照图2所述，省略说明。像素电极20与第一开关电路22、第二开关电路23和控制电路M的各一端连接， 形成内部节点m。内部节点m在写入动作时保持从源极线SL供给的像素数据的电压。辅助电容元件Cs的一端与内部节点m连接，另一端与辅助电容线CSL连接。该辅助电容元件Cs是追加设置的元件，以使内部节点m能够稳定地保持像素数据的电压。第一开关电路22的不构成内部节点m侧的一端与源极线SL连接。第一开关电路22具备作为开关元件发挥功能的晶体管T4。晶体管T4指的是控制端子与栅极线连接的晶体管，对应于“第四晶体管元件”。至少在晶体管T4的断开(关断)时，第一开关电路22 成为非导通状态，源极线SL和内部节点m间的导通被断开。第二开关电路23的不构成内部节点m侧的一端与电压供给线VSL连接。第二开关电路23包括晶体管Tl和晶体管T3的串联电路。另外，晶体管Tl指的是控制端子与控制电路M的输出节点N2连接的晶体管，对应于“第一晶体管元件”。另外，晶体管T3指的是控制端子与选择线SEL连接的晶体管，对应于“第三晶体管元件”。在晶体管Tl和晶体管 T3双方都接通时，第二开关电路21成为导通状态，电压供给线VSL和内部节点m之间成为导通状态。控制电路M包括晶体管T2和升压电容元件Cbst的串联电路。晶体管T2的第一端子与内部节点m连接，控制端子与基准线REF连接。另外，晶体管T2的第二端子与升压电容元件Cbst的第一端子和晶体管Tl的控制端子连接，形成输出节点N2。升压电容元件 Cbst的第二端子如图6所示，与升压线BST连接(X组)，或者，如图7所示，与选择线SEL连接(Y组)。可是，在内部节点m上连接有辅助电容元件Cs的一端以及液晶电容元件Clc的一端。为了避免符号的烦杂化，将辅助电容元件的静电容(称为“辅助电容”)表示为Cs，将液晶电容元件的静电容(称为“液晶电容”)表示为Cic。此时，寄生于内部节点m的全部电容即要写入并保持像素数据的像素电容Cp大致用液晶电容Clc和辅助电容Cs之和来表示 (Cp ^ Clc + Cs)。此时，升压电容元件Cbst如果将该元件的静电容(称为“升压电容”)记载为Cbst， 则以Cbst << Cp成立的方式设定。输出节点N2在晶体管T2接通时，保持内部节点m的电平相应的电压，在晶体管 T2断开时，即使内部节点m的电平发生变化，也维持当初的保持电压。结构为，通过该输出节点N2的保持电压，来控制第二开关电路23的晶体管Tl的通断。上述四种晶体管Tl T4都是形成在有源矩阵基板10上的薄膜晶体管，第一端子和第二端子的一方相当于漏电极，另一方相当于源电极，控制端子相当于栅电极。另外，各晶体管Tl T4也可以分别包括单体的晶体管元件，但在抑制断开时的漏电流的要求高的情况下，也可以通过将多个晶体管串联连接，且将控制端子共用化而构成。在下面的像素电路2的动作说明中，晶体管Tl T4全都是N沟道型的非晶硅TFT，假设阈值电压为2V左
右ο如后所述，像素电路2可实现多种多样的电路结构，但这些电路结构都能够如下那样地模型化。(1)就第一开关电路22的结构而言，可实现仅包括晶体管T4的情况、包括晶体管 T4和另一晶体管元件的串联电路的情况这两种情况。在后者的情况下，作为构成串联电路的另一晶体管元件，既可使用第二开关电路23内的晶体管T3，也可采用控制端子彼此都与第二开关电路23内的晶体管T3连接的晶体管元件。(2)就与升压电容元件Cbst的第二端子连接的信号线而言，可实现与升压线BST 连接的情况、与选择线SEL连接的情况这两种情况。在后者的情况下，选择线SEL兼升压线 BST0另外，前者对应于图6 (X组)，后者对应于图7 (Y组)，这在上面已经进行了描述。(3 )就电压供给线VSL而言，可实现与基准线REF兼用而共用化、与辅助电容线CSL 兼用而共用化、与源极线SL兼用而共用化、作为独立的信号线这四种。在下述中，基于上述(1) (3)，对像素电路2进行分门别类地整理。具体而言，与升压电容元件Cbst的第二端子连接的信号线通过升压线BST或选择线SEL分成两个组(X、 Y)，每个组就第一开关电路22的结构以及电压供给线VSL的结构的组合而言都分成八个类型。S卩，将第一开关电路22仅由晶体管T4结构的情况设为第一 第四类型，将第一开关电路22包括晶体管T4和另一晶体管元件的串联电路的情况设为第五 第八类型。其中， 第一类型和第五类型为电压供给线VSL与基准线REF共用化的结构，第二类型和第六类型为电压供给线VSL与辅助电容线CSL共用化的结构，第三类型和第七类型为电压供给线VSL 与源极线SL共用化的结构，第四类型和第八类型为电压供给线VSL包括独立的信号线。另外，即使是同一组内同一类型的像素电路，也根据第二开关电路23内的晶体管 T3的配置部位的不同，考虑多个变形模型。另外，如后所述，本发明像素电路的结构是，可在对升压电容元件Cbst的第二端子施加电压的定时和对晶体管T3的控制端子施加电压的定时上设置偏差。即，采用的结构是，如果是在升压电容元件Cbst的第二端子上连接有升压线BST的情况，即，在升压电容元件Cbst的第二端子上连接有与连接于晶体管T3的控制端子的选择线SEL不同的线的情况，则可将向升压线BST的电压施加定时和向选择线SEL的电压施加定时错开。另一方面， 如果是在升压电容元件Cbst的第二端子上连接有选择线SEL的情况，即，在升压电容元件 Cbst的第二端子上连接有与连接于晶体管T3的控制端子的信号线相同的信号线的情况， 则晶体管T3的控制端子经由延迟电路31而与选择线SEL连接。如图7所示，在升压电容元件Cbst的第二端子上连接有选择线SEL的结构中，设有延迟电路31。另一方面，在具备选择线SEL以外还具备升压线BST的图6的结构的情况下，如上所述，可通过使向两线的电压施加定时不同来实现，因此也不一定需要延迟电路 31。因而，在图6中，图示的是不具备延迟电路31的结构。当然，在图6的结构中，也可以具备延迟电路31。<1、父组>
首先，对在升压电容元件Cbst的第二端子上连接有升压线BST的属于X组的像素电路进行说明。在这种情况下，如上所述，可将向升压线BST的电压施加定时和向选择线 SEL的电压施加定时错开。此时，如上所述，根据电压供给线VSL以及第一开关电路22的结构，假设图8 图 21所示的第一 第八类型的像素电路2A 2H。图8所示的第一类型的像素电路2A的第一开关电路22仅包括晶体管T4，电压供给线VSL与基准线REF共用化。作为一个例子，基准线REF与栅极线GL平行地沿横方向(行方向)延伸，但也可以与源极线SL平行地沿纵方向(列方向)延伸。在此，在图8中，表示的是如下所述的结构例，即，第二开关电路23包括晶体管Tl 和晶体管T3的串联电路，作为一个例子，晶体管τι的第一端子与内部节点m连接，晶体管 Tl的第二端子与晶体管T3的第一端子连接，晶体管T3的第二端子与源极线SL连接。但是，该串联电路的晶体管Tl和晶体管T3的配置也可以互换，另外，也可以为在两个晶体管 T3之间夹有晶体管Tl的电路结构。图9和图10表示的是该两个变形电路结构例。图11所示的第二类型的像素电路2B的第一开关电路22仅包括晶体管T4，电压供给线VSL与辅助电容线CSL共用化。作为一个例子，辅助电容线CSL与栅极线GL平行地沿横方向(行方向)延伸，但也可以与源极线SL平行地沿纵方向(列方向)延伸。图12所示的第三类型的像素电路2C的第一开关电路22仅包括晶体管T4，电压供给线VSL与源极线SL共用化。图13所示的第四类型的像素电路2D的第一开关电路22仅包括晶体管T4，电压供给线VSL包括独立的信号线。在图13中，作为一个例子，电压供给线VSL与栅极线GL平行地沿横方向(行方向)延伸，但也可以与源极线SL平行地沿纵方向(列方向)延伸。另外，在第二 第四类型中，也与第一类型的情况同样，能够实现如图9和图10所示的第二开关电路23的结构相应的变形电路。图14所示的第五类型的像素电路2E除第一开关电路22由晶体管T4和另一晶体管元件的串联电路结构这一点以外，与图9所示的第一类型的像素电路2A共用。在此，在图14中，表示的结构是，作为构成第一开关电路22的晶体管T4以外的晶体管元件，兼用第二开关电路23内的晶体管。即，采用的结构是，第一开关电路22包括晶体管T4和晶体管T3的串联电路，第二开关电路23包括晶体管Tl和晶体管T3的串联电路。 而且，晶体管T3的第一端子与内部节点m连接，晶体管T3的第二端子与晶体管Tl的第一端子和晶体管T4的第一端子连接，晶体管T4的第二端子与源极线SL连接，晶体管Tl的第二端子与基准线REF连接。S卩，在第五类型的像素电路2E中，采用的结构是，第一开关电路22除由栅极线GL 导通控制以外，还由选择线SEL来导通控制。作为该第五类型的变形例，也可实现如下所述的结构，S卩，如图15所示，作为构成第一开关电路22的晶体管T4以外的晶体管元件，使用控制端子彼此都与第二开关电路23 内的晶体管T3连接的晶体管T5。该晶体管T5对应于“第五晶体管元件”。在图15所示的像素电路2E中，由于晶体管T5和晶体管T3的控制端子彼此连接， 因此晶体管T5与晶体管T3同样，由选择线SEL进行通断控制。在构成第一开关电路22的晶体管T4以外的晶体管元件由选择线SEL进行通断控制这一点上，与图14的结构共用。
另外，在第五类型中，晶体管T3由第一开关电路22和第二开关电路23共用。因此，需要如图13那样地第二开关电路23内的晶体管T3位于内部节点m侧，且晶体管T3 位于基准线REF侧。即，不能如图8那样地将晶体管Tl和T3的配置互换。另一方面，可如图10那样地将晶体管Tl夹在晶体管T3之间。图16表示的是该情况的变形例。图17所示的第六类型的像素电路2F是在第二类型的像素电路2B中通过将第一开关电路22包括晶体管T4和晶体管T3的串联电路而成的像素电路。与图14所示的第五类型的像素电路2E同样，由于在第二开关电路23内需要将晶体管T3配置于内部节点m 侧，因此从图11中将Tl和T3的配置进行互换。图18和图19所示的第七类型的像素电路2G是在第三类型的像素电路2C中通过将第一开关电路22由晶体管T4和晶体管T3的串联电路构成而成的像素电路。在第七类型的情况下，第一开关电路22和第二开关电路23都是将一方与内部节点m连接，且将另一方与源极线SL连接的结构，因此如图18和图19所示，第二开关电路23内的晶体管元件 Tl和T3的配置可互换。另外，也可实现如图20所示的变形电路。图21所示的第八类型的像素电路2H是在第四类型的像素电路2D中通过将第一开关电路22由晶体管T4和晶体管T3的串联电路构成而成的像素电路。与第五、第六类型的像素电路同样，由于在第二开关电路23内需要将晶体管T3配置于内部节点m侧，因此从图13中将Tl和T3的配置进行互换。另外，在第六 第八类型中，也可实现第五类型的如图15和图16所示的变形电路。<2、丫组> 接着，对在升压电容元件Cbst的第二端子上连接有选择线SEL的属于Y组的像素电路进行说明。如上所述，Y组的属于第一 第八类型的各像素电路相对于X组的属于第一 第八类型的各像素电路而言，通过将选择线SEL经由延迟电路31与晶体管T3的控制端子连接而使升压线BST和选择线SEL共用化这一点不同。图22 图四表示的是这些像素电路加 的电路图。另外，为了以X和Y组来区别像素电路，用小写的罗马字母将Y组的像素电路的符号记述为加 池。另外，为了便于进行第二实施方式的说明，将与晶体管T3的控制端子连接的节点记述为N3。在图22 图四的例子中，作为延迟电路31，包括具备第一端子、第二端子和控制端子的延迟用晶体管TDl和TD2。延迟用晶体管TDl的第一端子与晶体管T3的控制端子连接，第二端子和控制端子与选择线SEL连接。延迟用晶体管TD2的第一端子与晶体管T3的控制端子连接，第二端子与选择线SEL连接，控制端子与基准线REF高电压地连接。延迟用晶体管TDl对应于“第一延迟用晶体管”，延迟用晶体管TD2对应于“第二延迟用晶体管”。在此，将延迟用晶体管TDl和TD2形成在非晶硅基板上。非晶硅由于电子迁移率较低(比多晶硅低三位左右)，因此在对选择线SEL施加有电压以后，直到延迟用晶体管TDl 导通，需要一定的时间。因此，在对选择线SEL施加电压时，如果使延迟用晶体管TD2在从选择线SEL向晶体管T3的控制端子的方向上成为非导通，则能够使对晶体管T3的控制端子施加电压的定时从对选择线SEL施加电压的定时起滞后一定时间。
如后面的第二实施方式所述，该延迟电路31在自刷新动作中，在对晶体管T2的控制端子施加有高电平电压的状态下，在使输出节点N2成为了高于内部节点m的高电位时， 只要仅使其延迟使这两个节点的电位大致相等所需要的时间的量即可。而且，该时间大致相当于电子从接通状态的晶体管T2的一端流到另一端所需要的时间。另一方面，由延迟电路31产生的延迟时间(在对选择线SEL施加有脉冲电压以后，直到向晶体管T3的控制端子供给该电压所需要的时间)大致相当于电子从接通状态的延迟用晶体管TDl的一端流到另一端所需要的时间。因此，通过将晶体管T2和延迟用晶体管TDl用同一材料(非晶硅TFT) 来形成，能够利用简单的电路来确保必要而充分的延迟时间。而且，当向选择线SEL的电压施加结束时，在该结束的定时，通过对基准线REF赋予规定的电压，被赋予晶体管T3的控制端子的电压经由延迟用晶体管TD2流到选择线SEL。 由此，晶体管T3的控制端子的电位也下降，恢复到对选择线SEL的脉冲电压施加前的状态。另外，延迟电路31不局限于图22 图四所示的结构，也可采用另外的结构。图 30是以Y组的第一类型的像素电路加为例来表示一个结构例的图。当对选择线SEL施加脉冲电压时，节点ND的电位就经由延迟用电容元件⑶而上升。通过在上述脉冲电压施加前对节点ND赋予一定程度的电位，延迟用晶体管TDl通过该电位上升而导通，经由该延迟用晶体管TD1，对晶体管T3的控制端子延迟地赋予脉冲电压。而且，在该结构的情况下，当向选择线SEL的脉冲电压施加结束时，节点ND的电位就下降，延迟用晶体管TDl成为非导通。另一方面，通过预先对基准线REF施加规定的电压， 在延迟用晶体管TD2的源极一栅极间产生阈值电压以上的电压，因此TD2导通。由此，赋予晶体管T3的控制端子的电压经由延迟用晶体管TD2流到选择线SEL。因而，晶体管T3的控制端子的电位下降，恢复到对选择线SEL的脉冲电压施加前的状态。另外，在下述中，关于这两个延迟用晶体管TDl和TD2，也与晶体管Tl T4同样， 将其阈值电压设为2V。[第二实施方式]在第二实施方式中，参照附图对上述的各X、Y组的第一 第八类型的像素电路的自刷新动作进行说明。自刷新动作是持续显示模式的动作，且是对多个像素电路2而言使第一开关电路 22、第二开关电路23和控制电路M以规定的顺序工作，且使像素电极20的电位(这也是内部节点W的电位)同时地一并恢复到通过之前的写入动作而写入的灰度等级的电位的动作。自刷新动作是上述各像素电路实现的本发明特有的动作，相对于现有那样进行通常的写入动作使像素电极20的电位恢复的“外部刷新动作”，能够实现大幅度的低电力消耗化。 另外，上述“同时地一并”的“同时”是具有一系列自刷新动作的时间宽度的“同时”。可是，在现有技术中，进行写入动作，并进行边维持像素电极20和相对电极80之间的被施加的液晶电压Vcl的绝对值边仅使极性反转的动作(外部极性反转动作)。当进行该外部极性反转动作时，极性反转，并且液晶电压Vcl的绝对值也被更新到之前的写入时的状态。即，同时进行极性反转和刷新。因此，通常不怎么通过写入动作，来进行以不使极性反转而仅使液晶电压Vcl的绝对值更新为目的而执行刷新动作之类的动作，但在下述中， 为了便于说明，从与自刷新动作相比较的观点出发，将这种刷新动作称为“外部刷新动作”。另外，在通过外部极性反转动作来执行刷新动作的情况下，也仍然要进行写入动作。即，在与该现有方法相比较的情况下，也能够通过本实施方式的自刷新动作，来实现大幅度的低电力消耗化。对与成为自刷新动作的对象的像素电路2连接的全部的栅极线GL、源极线SL、选择线SEL、基准线REF、辅助电容线CSL、升压线BST和相对电极80，全都以相同的定时进行电压施加。在电压供给线VSL作为独立的信号线而设有的情况下，对该电压供给线VSL也以相同的定时进行电压施加。而且，在同一定时下，对全部的栅极线GL施加同一电压，对全部的基准线REF施加同一电压，对全部的辅助电容线CSL施加同一电压，对全部的升压线 BST施加同一电压，在电压供给线VSL作为独立的信号线而设有的情况下，对全部的电压供给线VSL施加同一电压。这些电压施加的定时控制由显示控制电路11来进行，各自的电压施加由显示控制电路11、相对电极驱动电路12、源极驱动器13、栅极驱动器14来进行。本实施方式的持续显示模式由于以像素电路为单位保持2级灰度(二值)的像素数据，因此保持于像素电极20 (内部节点Ni)的电位VNl呈现第一电压状态和第二电压状态这两个电压状态。在本实施方式中，与上述的相对电压Vcom同样，将第一电压状态设为高电平(5V)且将第二电压状态设为低电平(0V)进行说明。在自刷新动作的执行之前的状态下，假设像素电极20被写成高电平电压的像素和被写成低电平电压的像素双方混杂。但是，根据本实施方式的自刷新动作，即使像素电极 20被写成高低任一种电压，也能够通过进行基于同一顺序的电压施加处理，来执行对全部像素电路的刷新动作。参照时间图和电路图对该内容进行说明。另外，在下述中，通过之前的写入动作，第一电压状态的电压(高电平电压)被写入，将恢复该高电平电压的情况称为“主体H”;通过之前的写入动作，第二电压状态(低电平电压)被写入，将恢复该低电平电压的情况称为“主体L”。<1、父组>首先，对在升压电容元件Cbst的第二端子上连接有升压线BST的属于X组的各像素电路的自刷新动作进行说明。(第一类型)图31表示的是第一类型的像素电路2A的自刷新动作的时间图。如图31所示，自刷新动作通过是否对升压线BST施加有脉冲电压而分解为两个阶段PI、P2。在阶段Pl中，在对升压线BST开始脉冲电压的施加以后(时刻tl )，稍等片刻再对选择线SEL施加脉冲电压(时刻t2)。另外，将阶段P2的开始时刻设为t3。图31表示的是与成为自刷新动作的对象的像素电路2A连接的全部的栅极线GL、 源极线SL、选择线SEL、基准线REF、辅助电容线CSL、升压线BST的各电压波形和相对电压 Vcom的电压波形。另外，在本实施方式中，像素电路阵列的全部像素电路设为自刷新动作的对象。另外，在图31中，表示的是表示主体H、L各自的内部节点m的电位(像素电压) VNl和输出节点N2的电位VN2的变化的波形以及晶体管Tl T4的通断状态。另外，在图 31中，用括弧明确记述对应于某个主体。例如，VNl (H)是表示主体H的电位Vm的变化的波形。另外，在开始自刷新动作的时刻(tl)更靠前的时点，在主体H中，进行高电平写入，在主体L中，进行低电平写入。
在执行了写入动作以后，当经过一段时间时，内部节点附的电位VNl就随着像素电路内的各晶体管的漏电流的产生而变动。在主体H的情况下，在写入动作之后，vm为5V， 但该值通过经过一段时间，会呈现比当初更低的值。这主要是漏电流经由断开状态的晶体管向低电位(例如，接地线)流动的缘故。另外，在主体L的情况下，在写入动作之后，电位Vm为0V，但往往随着时间经过会稍有上升。这是因为，例如，在向另一像素电路的写入动作时，通过对源极线SL施加写入电压，即使是非选择的像素电路，漏电流也会经由非导通的晶体管从源极线SL向内部节点m 流动。在图31中，在时刻tl时，显示为VNl (H)稍低于5V、VN1 (L)稍高于OV。这些都是考虑了上述的电位变动而得出的结论。 下面，每个阶段都对施加于各线的电平进行说明。《阶段P1》在从时刻tl开始的阶段Pl中，对栅极线GLl施加晶体管T4成为完全断开状态那样的电压。在此，设为一 5V。另外，对基准线REF施加对应于第一电压状态的电压(5V)。该电压也是如下那样的电压值，即，在内部节点m的电压状态为高电平(主体H)的情况下，晶体管T2成为非导通状态，在低电平(主体L)的情况下，晶体管T2成为导通状态。对源极线SL施加对应于第二电压状态的电压(OV)。施加于相对电极80的相对电压Vcom和施加于辅助电容线CSL的电压设为OV。这不是限定在OV的意思，可以原封不动地维持时刻tl更靠前的时点的电压值。如后面的第三实施方式所述，在写入动作时，晶体管T2导通，因此在进行高电平写入的主体H中，节点m和N2成为高电平电位(5V)，在进行低电平写入的主体L中，节点 Nl和N2成为低电平电位(OV)。当写入动作完成时，晶体管T2成为非导通状态，但节点W与源极线SL断开，因此节点m和N2的电位继续被保持。即，时刻tl之前的节点m和N2的电位在主体H中，大致为5V，在主体L中，大致为0V。“大致”这种说法是考虑了漏电流产生后造成的电位变动的记载。而且，当在时刻tl对基准线REF施加5V时，在主体H中，节点附和N2大致为5V， 因此晶体管T2的栅极-源极间电压Vgs大致成为0V，低于阈值电压2V，成为非导通状态。 与此相对，在主体L中，构成晶体管T2的漏极或源极的节点m和N2大致为0V，因此晶体管 T2的栅极一源极间电压Vgs大致成为5V，高于阈值电压2V，成为导通状态。另外，严格地说，在主体H的情况下，晶体管T2不需要为完全非导通，只要是至少从节点N2向m不导通那样的状态即可。 对升压线BST施加如下那样的高电平电压，即，在节点m的电压状态为高电平(主体H)的情况下，晶体管Tl成为导通状态，在低电平(主体L)的情况下，晶体管Tl成为非导通状态。 升压线BST与升压电容元件Cbst的一端连接。因此，当对升压线BST施加高电平电压时，升压电容元件Cbst的另一端的电位即输出节点N2的电位就上升。以下将这样通过使施加于对升压线BST的电压上升而使输出节点N2的电位上升的情况称为“升压上升”。
如上所述，在主体H的情况下，在时刻tl时，晶体管T2为非导通。因此，升压上升造成的节点N2的电位变动量由升压电容Cbst和寄生于节点N2的总电容的比率来决定。作为一个例子，当设该比率为0.7时，如果升压电容元件的一电极上升AVbst，则另一电极即节点N2大致仅上升0. 7 Δ Vbst。在时刻tl时，内部节点电位VNl (H)大致呈现5V，因此如果对晶体管Tl的栅极即输出节点N2赋予比VNl高出阈值电压2V以上的电位，则晶体管Tl就导通。在本实施例中，在时刻tl时，将施加于升压线BST的电压设为IOV0在这种情况下，输出节点N2上升 7V。在时刻tl之前的时点，输出节点N2的电位VN2 (H)与VNl (H)大致呈现同电位(5V)， 因此该节点N2因升压上升而呈现12V左右。因而，在晶体管Tl上且在栅极和节点m之间产生阈值电压以上的电位差，因此该晶体管Tl导通。另一方面，在主体L的情况下，在时刻tl时，晶体管T2导通。即，与主体H不同，输出节点N2和内部节点m电连接。在这种情况下，升压上升造成的输出节点N2的电位VN2 (L)的变动量除受升压电容Cbst和节点N2的总寄生电容的影响以外，还受内部节点m的总寄生电容的影响。在内部节点m上连接有辅助电容元件Cs的一端以及液晶电容元件Clc的一端， 寄生于该内部节点m的总电容Cp大致用液晶电容Cic和辅助电容Cs之和来表示，如上所述。而且，升压电容Cbst为远比液晶电容Cp小的值。因此，升压电容相对于这些总电容的比率极小，例如，成为0.01以下程度的值。在这种情况下，如果升压电容元件的一电极上升 Δ Vbst，则另一电极即输出节点N2最高仅上升0.01 Δ Vbst程度。即，即使设为AVbst = 10V，输出节点Ν2的电位VN2 (L)理论上也几乎不上升。但是，实际上，如图31所示，假设VN2 (L)从向升压线BST的脉冲电压的施加开始的时刻tl起在一定的短时间内产生电位变动。这起因于像素电路加内的晶体管T2包括电子迁移率低的非晶硅TFT。关于这点，与晶体管T2由电子迁移率高的多晶硅TFT形成的情况对比地进行说明。在内部节点m为第二电压状态的情况下，当对升压线BST施加脉冲电压时，无论晶体管T2是多晶硅TFT还是非晶硅TFT，输出节点的电位VN2都会在极短的时间内瞬时上升。但是，在晶体管T2由电子迁移率高的多晶硅形成的情况下，瞬时，从电位上升的输出节点N2经由导通的晶体管T2向内部节点m的电流就流动，两节点就成为同电位，结果是，输出节点的电位VN2与脉冲电压施加前几乎没有变化。与此相对，在晶体管T2由电子迁移率低的非晶硅形成的情况下，输出节点的电位 VN2上升以后，从输出节点N2向内部节点m的电流才开始流动，直到两节点变成同电位，需要一定的时间。而且，在该期间，输出节点的电位VN2受对升压线BST赋予的脉冲电压的影响而上升。其后，通过经过一定的时间，再下降到内部节点的电位VNl(L)，且恢复到脉冲电压施加前的状态。图31的VN2 (L)呈现从时刻tl上升其后再恢复到脉冲电压施加前的状态那样的变化是基于这种理由的变化。晶体管Tl的导通状态受输出节点N2的电位VN2的影响。如果是主体H，则如上所述，在时刻tl t2期间，VN2 (H)为高电位，因此晶体管Tl持续进行导通状态。另一方面，在主体L的情况下，在VN2 (L)上升期间，晶体管Tl有可能导通，但其后，VN2 (L)就恢复到脉冲电压施加前的状态，因此呈现非导通状态。这样，在时刻tl t2期间，只要持续呈现非导通，则在一定期间内，就有导通的可能性，为了对此进行暗示，在图31中，将Tl(L) 带有括弧地记载为“(OFF)”，与简单地记载为“OFF”的区別开来。其后，在时刻t2，对选择线SEL赋予脉冲电压。该电压值只要是使晶体管T3导通必要的值即可。在此，设为8V。另夕卜，时刻t2至少需要比主体L的输出节点N2的电位VN2恢复到向升压线BST 的脉冲电压施加前的电位(在此，约0V)的时刻更靠后。对升压线BST施加脉冲电压以后直到VN2 (L)恢复到约OV需要的时间与输出节点N2的电位上升后直到输出节点N2和内部节点m大致达到同电位需要的时间对应，这大致与电子在晶体管T2的源极一漏极间进行迁移需要的时间。因此，只要先利用由与晶体管T2同材料(非晶硅)形成的晶体管对电子在源极一漏极间迁移需要的时间τ 1进行计测，然后将从时刻tl起至少经过该时间τ 以上的时刻设定为t2即可。当在时刻t2对选择线SEL赋予8V时，主体H、L的晶体管T3都导通。在此，主体 H的晶体管Tl也导通，因此第二开关电路23导通。因而，从基准线REF经由该第二开关电路23向内部节点m供给5V，内部节点m的电位VNl恢复到第一电压状态。在图31中， VNl (H)在从时刻t2起经过片刻时间的时点恢复到5V表示的是这种情况。另一方面，在主体L的情况下，在时刻t2的时点，VN2 (L)为低电位状态，因此晶体管Tl为非导通。因而，第二开关电路23为非导通，施加于基准线REF的5V不会经由第二开关电路23被赋予节点m。S卩，节点m的电位VNl (L)依然是与时刻tl的时点大致同电平的值，即，大致呈现0V。如上所述，在阶段Pl中，自动选择地对写成第一电压状态的内部节点m (H)进行刷新动作。另外，当变成图31的时间图而将向选择线SEL的脉冲电压的施加设定为与向升压线BST的施加同定时以后，在主体L中，在VN2 (L)呈现高电位期间，第二开关电路23导通，有可能从基准线REF向内部节点附供给5V。此时，内部节点的电位VNl (L)必然从第二电压状态变更为第一电压状态，给液晶显示带来影响。在晶体管T2的电子迁移率低，且直到输出节点的电位VN2和内部节点的电位VNl达到大致同电位需要时间的情况下，需要如本实施方式那样将向选择线SEL的脉冲电压施加从向升压线BST的脉冲电压施加起错开一定时间(从tl到t2)。在X组的各像素电路中，通过将电压施加定时本身错开来实现。《阶段P2》在从时刻t2开始的阶段P2中，继续将施加于栅极线GL、源极线SL、基准线REF、辅助电容线CSL的电压以及相对电压Vcom设为与阶段Pl相同的值。对选择线SEL施加晶体管T3成为非导通状态那样的电压。在此，设为一 5V。由此，第二开关电路23成为非导通。使施加于升压线BST的电压下降到进行升压上升前的状态。在此，设为0V。通过升压线BST的电压下降，节点m的电位下降(VN2 (H))。在阶段P2，在主体L的情况下，晶体管T2为导通状态。因此，即使升压线BST的电压下降，也几乎影响不到节点N2的电位VN2 (L)，大致维持0V。节点附也与节点N2呈现同电位。
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在阶段P2，维持同一电压状态且维持远比阶段Pl长的时间。在此期间，对源极线 SL施加低电平电压(0V)。因此，通过此期间产生的经由晶体管T4的漏电流，主体L的内部节点电位VNl (L)时效地向接近OV的方向变化。即，在时刻tl之前的时点，即使主体L的内部节点m的电位VNl (L)为高于OV的电位，在阶段P2期间，该电位也向趋于OV的方向变化。另一方面，在主体H的情况下，通过阶段P1，内部节点电位VNl (H)恢复到5V，但通过其后的漏电流的存在，随着时间逐渐减小。如上所述，在阶段P2，进行使写成第二电压状态的内部节点m的电位逐渐接近OV 的动作。可以说是进行对写成第二电压状态的内部节点m的间接的刷新动作。其后，通过重复该阶段Pl和P2，能够使主体H和L双方的内部节点附的电位即像素电压恢复到之前的写入状态。在如现有那样通过经由源极线SL的电压施加的写入来进行刷新动作的情况下， 需要对栅极线GL —根一根地沿垂直方向进行扫描。因此，需要对栅极线GL施加栅极线的数(η)的量的高电平电压。另外，需要将与之前的写入动作写入的电位电平相同的电位电平施加于各源极线SL，因此也需要对各源极线SL分别进行最大η次的充放电动作。与此相对，根据本实施方式，能够边对基准线REF赋予一定的电压(5V)，边对选择线SEL和升压线BST分别施加一次脉冲电压，其后，仅维持低电平电位，且对全部的像素，使内部节点电位VNl (像素电极20的电位)恢复到写入动作时的电位状态。即，在1帧期间内，为使各像素的内部节点电位VNl恢复而使施加于各线的施加电压变化的次数为两个回合(时刻tl t2、t2 t3)足够。此间，可以仅对全部的栅极线GL持续施加低电平电压。因此，根据本实施方式的自刷新动作，与通常的外部刷新动作相比，能够大幅度地减少对栅极线GL的电压施加和对源极线SL的电压施加的次数，另外，也能够简化其控制内容。因此，能够大大地减少栅极驱动器14和源极驱动器13的电力消耗量。(第二类型)图11所示的第二类型的像素电路2B为电压供给线VSL与辅助电容线CSL共用化的结构。因此，在与第一类型相比的情况下，在阶段Pl对辅助电容线CSL施加第一电压状态的高电平电压(5V)这一点不同。图32表示的是第二类型的像素电路的自刷新动作时的时间图。在第二类型的情况下，如后所述，在持续显示模式时的写入动作中，施加于辅助电容线CSL的电压固定在第一电压状态(5V)或第二电压状态(OV)中的任一种状态。而且，该类型在写入时对辅助电容线CSL施加有5V的情况下，可执行自刷新动作。此时，在自刷新动作时，也固定有向该辅助电容线CSL的施加电压(5V)。其他与图31所示的第一类型的情况共用。在图32中，为了明确表示作为向辅助电容线CSL的施加电压不能采用0V，在辅助电容线CSL的施加电压栏记述为“5V (限定)”。根据这样的结构，在主体H的情况下，在时刻t2 t3期间，晶体管Tl和T3双方都导通，因此第一电压状态的电压(5V)从辅助电容线CSL经由第二开关电路23被赋予内部节点Ni，进行刷新动作。在主体L的情况下，在时刻t2 t3期间，晶体管Tl为非导通， 因此第二开关电路23为非导通，由此，内部节点m维持低电平电压。(第三类型)
图12所示的第三类型的像素电路2C为电压供给线VSL与源极线SL共用化的结构。因此，在与第一类型相比的情况下，在时刻t2 t3期间向源极线SL供给第一电压状态的高电平电压(5V)这一点不同。图33表示的是第三类型的像素电路的自刷新动作时的时间图。另外，在图12中，仅在时刻t2 t3期间，向源极线SL供给5V，但也可以在tl t3期间赋予5V。在主体H的情况下，在时刻t2 t3期间，晶体管Tl和T3双方都导通，因此第一电压状态的电压(5V)从源极线SL经由第二开关电路23被赋予内部节点Ni，进行刷新动作。 在主体L的情况下，在时刻t2 t3期间，晶体管Tl为非导通，因此第二开关电路23为非导通，由此，内部节点m维持低电平电压。(第四类型)图13所示的第四类型的像素电路2D为不将电压供给线VSL与其他信号线共用化而是单独具有的结构。因此，在与第一类型相比的情况下，不同点是，在时刻t2 t3期间， 对电压供给线VSL施加第一电压状态的高电平电压(5V)，在阶段P2，施加第二电压状态的低电平电压(0V)。图34表示的是第四类型的像素电路的自刷新动作时的时间图。另外，在图34中，仅在时刻t2 t3期间，向电压供给线VSL供给5V，但也可以在 tl t3期间赋予5V。另外，也可以在时刻tl t4期间向电压供给线VSL持续供给5V。在主体H的情况下，在时刻t2 t3期间，晶体管Tl和T3双方都导通，因此第一电压状态的电压(5V)从电压供给线VSL经由第二开关电路23被赋予内部节点Ni，进行刷新动作。在主体L的情况下，在时刻t2 t3期间，晶体管Tl为非导通，因此第二开关电路 23为非导通，由此，内部节点m维持低电平电压。(第五类型)图14所示的第五类型的像素电路2E在基准线REF兼电压供给线VSL这一点上， 与第一类型的像素电路2A通用。即，在阶段Pl的时刻t2 t3期间，在主体H的情况下， 经由第二开关电路23从基准线REF对内部节点m赋予5V，执行刷新动作。另一方面，在主体L的情况下，在时刻t2 t3期间，通过将晶体管Tl设为非导通，来使第二开关电路23 成为非导通，以使其不从基准线REF向内部节点m供给5V。在第五类型的情况下，晶体管T3也构成第一开关电路22的一个元件。但是，在阶段P1，通过将晶体管T4设为非导通，能够使第一开关电路22成为非导通，因此即使该晶体管T3导通，也没有问题。这在图15和图16所示的第五类型的像素电路的变形例中也是同样的。根据上述说明，第五类型的像素电路2E可利用与图31的时间图所示的第一类型的像素电路2A相同的电压施加方法，执行自刷新动作。(第六类型)图17所示的第六类型的像素电路2F在辅助电容线CSL兼电压供给线VSL这一点上，与第二类型的像素电路2B通用。而且，第二类型和第六类型的像素电路的不同点与第一类型和第五类型的像素电路的不同点相同。因此，根据与第五类型的情况同样的道理，第六类型的像素电路2F可利用与图32 的时间图所示的第二类型的像素电路2B相同的电压施加方法，执行自刷新动作。
(第七类型)图18所示的第七类型的像素电路2G在源极线SL兼电压供给线VSL这一点上，与第三类型的像素电路2C通用。而且，第三类型和第七类型的像素电路的不同点与第一类型和第五类型的像素电路的不同点相同。因此，通过与第五类型的情况同样的道理，第七类型的像素电路2F可利用与图33 时间图所示的第三类型的像素电路2C相同的电压施加方法，执行自刷新动作。在图19和图20的电路结构中，也相同。(第八类型)图21所示的第八类型的像素电路2H在电压供给线VSL包括独立的信号线这一点上，与第四类型的像素电路2D通用。而且，第四类型和第八类型的像素电路的不同点与第一类型和第五类型的像素电路的不同点相同。因此，通过与第四类型的情况同样的道理，第八类型的像素电路2H可利用与图34 的时间图所示的第四类型的像素电路2D相同的电压施加方法，执行自刷新动作。<2、丫组>接着，对在升压电容元件Cbst的第二端子上连接有选择线SEL，并且相对于该选择线SEL经由延迟电路31连接有晶体管T3的控制端子的结构的属于Y组的各像素电路的自刷新动作进行说明。在图31 图34所示的X组的各像素电路的自刷新动作的时间图中，在对升压线 BST施加脉冲电压以后，等待VN2 (L)可靠地恢复到低电位，然后才对选择线SEL施加脉冲电压。这是仅在升压线BST和选择线SEL为不同的信号线的情况下才能实现的方法。在Y组的情况下，采用的是升压电容元件Cbst的第二端子和晶体管T3的控制端子都与选择线SEL连接的结构，因此，不能通过将晶体管T3导通的定时与输出节点的电位 VN2因升压上升而上升的定时错开、将向信号线的电压施加定时与输出节点的电位VN2因升压上升而上升的定时错开来实现。因此，如上所述，Y组的各像素电路采用如下所述的结构，即，在选择线SEL和晶体管T3之间设有延迟电路31，在对选择线SEL施加脉冲电压以后，直到对晶体管T3的控制端子赋予该脉冲电压，需要一定的延迟时间。S卩，可知，如果将对选择线SEL施加“升压上升”用的脉冲电压的时刻设为tl，且将该电压经由延迟电路31被供给到晶体管T3的控制端子而节点N3 (在晶体管T3的控制端子形成的节点)的电位上升到使晶体管T3导通必要的电平的时点的时刻设为t2，则通过与 X组同样的逻辑，能够实现自刷新动作。图35表示的是第一类型的像素电路加的情况的时间图。另外，为了与X组的对比，在图35中，关于VN3的变化，也图示有节点N3的电位。在X组的情况下，采用的是选择线SEL与晶体管T3的控制端子直接连接的结构，因此晶体管T3的控制端子的电位变化直接对应于向选择线SEL的施加电压的变化。另外，在图35中，采用的是将向选择线SEL的施加电压在时刻tl时从OV上升到 IOV的图。这是为了进行比较而使其与X组时的向升压线BST的施加电压的振幅(IOV)相等的意图，但未必需要将振幅设定为IOV是显然。与X组的情况同样，在时刻tl更靠前和时刻t3更靠后的时点，为了使晶体管T3可靠地成为非导通，也可以对选择线SEL施加负电压(一 5V)。但是，即使是这种情况，也需要在时刻t2 t3的时点，为使晶体管T3导通而至少施加7V左右的电压，在这种情况下，相对于输出节点m的升压上升比X组的情况大。在时刻tl时，对选择线SEL施加10V。此时，从基准线REF对延迟用晶体管TD2且对控制端子赋予有5V，因此经由该TD2而从选择线SEL向节点N3产生电流，节点N3的电位 VN3开始上升。但是，由于延迟用晶体管TD2是电子迁移率低的非晶硅TFT，因此节点N3的电位从时刻tl起稍滞后地开始渐渐上升。另外，延迟用晶体管TDl在从选择线SEL向节点N3的方向上形成二极管连接，因此节点N3的电位也经由该TDl而上升。另外，当节点N3的电位达到3V以上时，延迟用晶体管TD2截止，全都经由TDl从选择线SEL供给电压。由于延迟用晶体管TDl也是电子迁移率低的非晶硅TFT，因此直到产生从选择线SEL经由该晶体管TDl向节点N3的电流，需要一定的时间。这样，节点N3从时刻tl起推迟一段时间而逐渐地使其电位上升，在某时刻t2的时点，超过使晶体管T3导通必要的电位。其后，节点N3当从选择线SEL的施加电位达到下降了延迟用晶体管TDl的阈值电压的量的电位时，维持其电位。而且，在Y组的情况下，采用的是升压电容元件Cbst的一端与选择线SEL连接的结构，因此当在时刻tl对选择线SEL施加脉冲电压时，相对于输出节点N2，产生升压上升。 在主体H的情况下，晶体管T2为非导通，因此VN2 (H)上升，维持其电位。另一方面，在主体L的情况下，VN2 (L)的电位因晶体管T2的迁移率低而暂时上升，然后经由导通状态的晶体管T2下降到与内部节点附同电位(大致0V)，保持其值。另外，VN2 (H)和VN2 (L)的电位变动的形态与X组的情况相同，因此省略详细的说明。S卩，在从时刻tl起至少经过了 VN2 (L)下降到使晶体管Tl成为非导通的电位电平所需要的时间以后，如果晶体管T3导通，则在主体L中，晶体管Tl和T3不会同时导通。 因此，通过使VN3上升到使晶体管T3导通必要的电位所需要的时间(tl t2的时间)确保为VN2 (L)下降到将晶体管Tl成为非导通的电位电平所需要的时间以上，能够实现与X组同样的电压状态。从时刻tl到t2所需要的时间可通过延迟用晶体管TDl和TD2的设计值来调节。如上所述，通过设置延迟电路31，能够有意识地将对选择线SEL施加脉冲电压的时刻tl和向节点N3 (晶体管T3的控制端子)供给使晶体管T3导通必要的电位的时刻t2 错开，由此，能够得到与X组同样的效果。在第二 第八类型中，全都可通过同样的原理来说明，因此仅图示时间图，省略其说明。图36 图38表示的是第二 第四类型的像素电路的时间图。此时，在第三类型(图37)的情况下，在X组中，如上所述，也可以将向源极线SL供给5V的定时设为时刻tl t3。另外，在第四类型(图38)的情况下，在X组中，如上所述， 既可以将向电压供给线VSL供给5V的定时设为时刻tl t3，也可以设为时刻tl t4。另外，第五 第八类型的时间图在X组中，通过上述同样的理由，分别变成与第一 第四类型相同的时间图，即，对应于图35 图38。另外，在如图30所示的延迟电路31的情况下，也可通过同样的电压施加方法来执行自刷新动作。以图30所示的第一类型的像素电路加为例进行说明。如图35的时间图所示，对基准线REF施加5V。延迟用晶体管TD2由于第一端子 (节点ND相反侧的端子)和控制端子与基准线REF连接，因此形成从基准线REF向节点ND的二极管连接，对节点ND赋予下降了延迟用晶体管TD2的阈值电压的量的3V左右的电位。然后，在时刻tl时，对选择线SEL施加IOV的脉冲电压。此时，如上所述，节点N2 的电位上升，并且节点ND的电位也经由延迟用电容元件⑶而上升。如果延迟用电容元件 CD的电容相对于寄生在节点ND内的总电容的比率设为0. 8左右，则该节点ND大致上升8V 左右，呈现IlV左右的电位。由此，控制端子上连接有节点ND的延迟用晶体管TDl开始导通。但是，如上所述， 延迟用晶体管TDl包括电子迁移率低的非晶硅TFT，因此选择线SEL的电压不直接供给到节点N3。S卩，节点N3的电位VN3时效地上升，在超过某时刻t2的时点，达到可使晶体管T3 导通的电位电平。其后，节点N3当从节点ND的电位达到下降了延迟用晶体管TDl的阈值电压的量的电位时，维持其电位。另外，在图35的时间图中，VN3的最高值呈现8V左右，这是如图22那样选择线SEL 与延迟用晶体管TDl的控制端子连接的结构的时间图。在图30的结构的情况下，在对选择线SEL施加有脉冲电压期间，节点ND的电位比选择线SEL的电位高，因此呈现比图35的时间图所示的值稍高的电位。另外，该VN3的值也依赖于延迟用电容元件CD的电容相对于寄生在节点ND内的总电容的比率。例如，如上所述，该比率为0. 8，如果延迟用晶体管TDl和 TD2的阈值电压都设为2V，则VN3的最高值大致呈现9V。如果在到该时刻t2期间，主体L的晶体管T2导通，且节点N2的电位VN2 (L)成为与节点附的电位VNl (L)大致相等的电位，则在主体L中，晶体管Tl不会导通，S卩，第二开关电路23不会导通，不会从电压供给线(在此，基准线REF)向内部节点m供给5V。另一方面，在主体H的情况下，晶体管Tl和T3导通，因此该5V被供给到内部节点Ni，执行刷新动作。其后，当在时刻t3使向选择线SEL的脉冲电压施加结束时，节点ND的电位再次下降到3V左右。但是，由于该值是比选择线SEL的电位(OV)加上阈值电压所得的值(2V)高的电位，因此延迟用晶体管TDl在从节点N3向选择线SEL的方向上导通。由此，产生从节点N3向选择线SEL的电流，节点N3的电位开始向OV下降。如上所述，在图30的电路结构中，也与图22的电路结构同样，在对选择线SEL施加有脉冲电压以后，直到向晶体管T3的控制端子供给该电压，能够形成延迟时间。由此，在主体L中，在向选择线SEL的脉冲电压施加之后，节点N2的电位VN2 (L)暂时上升，即使晶体管Tl导通，也不能在该期间使晶体管T3成为非导通，也能够防止施加于电压供给线(如果是图30，则为基准线REF)的第一电压状态的电压(5V)被供给到内部节点W。在对第二 第八类型的像素电路设为图30所示的具备延迟电路31的结构的情况下，也能够得到同样的效果。[第三实施方式]在第三实施方式中，每个类型都参照附图对持续显示模式的写入动作进行说明。在持续显示模式的写入动作中，每一水平方向(行方向)的显示线都将一帧的量的像素数据分割，每1水平期间都对各列的源极线SL施加一显示线的量的对应于各像素数据的二值电压。即，对源极线SL施加高电平电压(5V)或低电平电压(0V)。然后，对所选择的显示线(选择行)的栅极线GL施加选择行电压8V,使该选择行的全部像素电路2的第一开关电路22成为导通状态，并将各列的源极线SL的电压传输到选择行的各像素电路2的内部节点W。为了使该选择行的全部像素电路2的第一开关电路22成为非导通状态，对所选择的显示线以外(非选择行)的栅极线GL施加非选择行电压一 5V。另外，以下说明的写入动作的各信号线的电压施加的定时控制由显示控制电路11来进行，各自的电压施加由显示控制电路11、相对电极驱动电路12、源极驱动器13、栅极驱动器14来进行。<1、父组>首先，对在晶体管T3的控制端子上连接有升压线BST的属于X组的各像素电路的持续显示模式的写入动作进行说明。(第一类型)图39表示的是使用第一类型像素电路2A (图8)的写入动作的时间图。在图39 中，图示有1帧期间的两根栅极线GL1、GL2、两根源极线SL1、SL2、选择线SEL、基准线REF、 辅助电容线CSL、升压线BST的各电压波形和相对电压Vcom的电压波形。另外，在图39中， 一并表示有两个像素电路2A的内部节点m的电位VNl的变动波形。两个像素电路2A中的一方为由栅极线GLl和源极线SLl选择的像素电路2A (a),另一方为由栅极线GLl和源极线SL2选择的像素电路2A (b)，在图中的VNl的后面分别带有(a)和(b)进行区別。1帧期间被分割为栅极线GL的根数的量的水平期间，在各水平期间依次分配有被选择的栅极线GLl GLn。在图39中，图示有最初的两水平期间的两根栅极线GL1、GL2的电压变化。在第1水平期间，对栅极线GLl施加选择行电压8V,对栅极线GL2施加非选择行电压一 5V，在第二水平期间，对栅极线GL2施加选择行电压8V,对栅极线GLl施加非选择行电压一 5V，在其以后的水平期间，对两栅极线GL1、GL2施加非选择行电压一 5V。每1水平期间都对各列的源极线SL施加要对应的显示线的对应于像素数据的电压(5V、0V)。在图39中，代表各源极线SL而图示有两根源极线SL1、SL2。另外，在图39的例子中，为了说明内部节点电位VNl的变化，将最初的1水平期间的两根源极线SL1、SL2的电压分开设定为5V和0V。第一类型的像素电路2A由于第一开关电路22仅包括晶体管T4，因此第一开关电路22的导通或非导通的控制仅晶体管T4的通断控制足够。另外，第二开关电路23在写入动作中不需要成为导通状态，为了防止非选择行的像素电路2A且第二开关电路23成为导通状态，在1帧期间内，对与全部的像素电路2A连接的选择线SEL施加非选择用电压OV (也可以为一 5V)。另外，对升压线BST也施加与选择线SEL相同的电压。另外，为了在1帧期间内使晶体管T2成为与内部节点m的电压状态无关地持续接通状态，对基准线REF施加比高电平的电压(5V)高出阈值电压(2V左右)以上的8V。由此，输出节点N2和内部节点m电连接，能够将与内部节点m连接的辅助电容元件Cs用于内部节点的电位VNl的保持，有助于该稳定化。另外，辅助电容线CSL固定在规定的固定电压(例中，0V)。相对电压Vcom进行上述的相对AC驱动，且在1帧期间内，固定在OV或5V。 在图39中，相对电压Vcom固定在0V。(第二 第四类型)如果看图39所示的第一类型像素电路2A的写入动作的时间图，则在1帧期间内， 对选择线SEL持续施加有低电平电压。即，第二开关电路23持续为非导通。因此，在第二开关电路23的一端与辅助电容线CSL连接的第二类型的像素电路2B和与源极线SL连接的第三类型的像素电路2C、与电压供给线VSL连接的第四类型的像素电路2D中，也能够通过与第一类型的时间图同样的电压施加，来进行写入动作。另外，在第四类型的情况下，向电压供给线VSL的施加电压只要设为OV即可。另外，在第四类型的情况下，通过对电压供给线VSL施加5V (第一电压状态)，即使不对选择线SEL施加OV而使晶体管T3成为断开状态，晶体管Tl的控制端子的电压也与内部节点m为同电压，因此二极管连接状态的晶体管Tl成为反向偏压状态(断开状态)，第二开关电路23成为非导通状态。(第五类型)图14所示的第五类型的像素电路2E由于第一开关电路22包括晶体管T4和晶体管T3的串联电路，因此在写入时，不仅需要使晶体管T4导通，而且还需要使T3导通。在这一点上，成为与第一类型O像素电路2A不同的顺序。图40表示的是使用第五类型像素电路2E的写入动作的时间图。在图40中，除图示有两根选择线SELl、SEL2这一点以外，其余图示的项目与图39通用。栅极线GL (GLU GL2)和源极线SL (SLU SL2)的电压施加定时和电压振幅与图 39全都相同。在像素电路2E中，第一开关电路22包括晶体管T4和晶体管T3的串联电路，因此在对第一开关电路22的导通/非导通进行控制时，除晶体管T4的通断控制以外，还需要晶体管T3的通断控制。因此，在本类型中，不是对全部的选择线SEL进行一并控制，而是需要与栅极线GL同样地，以行为单位单独地控制。即，选择线SEL被每一行设置一根，且设置为与栅极线GLl GLn同数，与栅极线GLl GLn同样地依次被选择。在图40中，图示有最初的两水平期间的两根选择线SEL1、SEL2的电压变化。在第 1水平期间，对选择线SELl施加选择用电压8V，对选择线SEL2施加非选择用电压一 5V，在第二水平期间，对选择线SEL2施加选择用电压8V，对选择线SELl施加非选择用电压一 5V， 在其以后的水平期间，对两选择线SEL1、SEL2施加非选择用电压一 5V。关于向基准线REF、辅助电容线CSL、升压线BST的施加电压以及相对电压Vcom，与图39所示的第一类型相同。另外，在非选择行使第一开关电路22成为非导通状态的情况下，晶体管T4成为完全断开状态，因此用于使晶体管T3断开的选择线SEL的非选择用电压可以不是一 5V而是0V。另外，在本类型的像素电路的情况下，在写入时，晶体管T3导通，但对基准线REF 施加有8V,因此即使内部节点m为第一电压状态，晶体管Tl也不会在从基准线REF向晶体管T3的方向上导通。因此，施加于基准线REF的8V不会经由第二开关电路23被赋予内部节点Ni，对节点m赋予的是赋予被源极线SL的正确的写入电压。(第六类型)在图17所示的第六类型的像素电路2F中，也与第五类型的情况同样，不是对选择线SEL—并控制，而是与栅极线GL同样，需要以行为单位单独地控制。即，选择线SEL被每一行设置一根，且设置为与栅极线GLl GLn同数，与栅极线GLl GLn同样地被依次选择。而且，在本类型结构的情况下，在写入时，晶体管T3导通，因此第二开关电路23导通，由此需要对辅助电容线CSL赋予5V，以不使内部节点m的电位VNl变动。其他可通过与第五类型的像素电路2E同样的电压施加方法进行写入动作。
(第七类型)在图18所示的第七类型的像素电路2G中，也与第五类型的情况同样，不是对选择线SEL—并控制，而是与栅极线GL同样，需要以行为单位单独地控制。即，选择线SEL被每一行设置一根，且设置为与栅极线GLl GLn同数，与栅极线GLl GLn同样地被依次选择。另外，在本类型结构的情况下，第二开关电路23和第一开关电路22都是与源极线 SL连接的结构，因此在写入时，即使晶体管T3导通，内部节点的电位VNl也不会变动，因此不特别需要对此的防备。通过与图40所示的第五类型的情况同样的电压施加方法，能够进行写入动作。(第八类型)在图21所示的第八类型的像素电路2H中，也与第五类型的情况同样，不是对选择线SEL—并控制，而是与栅极线GL同样，需要以行为单位单独地控制。即，选择线SEL被每一行设置一根，且设置为与栅极线GLl GLn同数，与栅极线GLl GLn同样地被依次选择。在本类型结构的情况下，在写入时，晶体管T3有可能导通。即，如果假设在写入动作中且在与同时成为导通状态的第一开关电路22和第二开关电路23的各一端连接的源极线SL和电压供给线VSL的电压上有差距，则在源极线SL和电压供给线VSL之间就会产生电流路径，位于其中间的节点的电压就会变动，有可能不向内部节点m写入对应于写入数据的正确的电压。因此，在电压供给线VSL与源极线SL平行地沿纵方向(列方向)延伸且以列为单位可单独驱动地设置的情况下，具有通过如下方式来解决上述问题的方法，即，通过使与第二开关电路23的一端连接的电压供给线VSL和成对的与第一开关电路22的一端连接的源极线SL成为同电压的驱动，不会产生源极线SL和电压供给线VSL的电位差。另外，除上述方法以外，还具有通过使选择行的第一开关电路22成为非导通，来解决上述问题的驱动方法。对基准线REF施加8V,晶体管T2为接通状态，因此晶体管Tl的控制端子的电压与内部节点W相同。因此，通过对电压供给线VSL施加5V(第一电压状态)，二极管连接状态的晶体管Tl能够成为反向偏压状态(断开状态)，能够使选择行的第一开关电路22成为非导通状态。根据该方法，不需要将电压供给线VSL与源极线SL同电压地驱动，因此在使电压供给线VSL与栅极线GL平行地沿横方向(行方向)延伸的电路结构中，也能够进行写入动作。<2、丫组>接着，对在升压电容元件Cbst的第二端子上连接有选择线SEL的属于Y组的各像素电路的持续显示模式的写入动作进行说明。(第一 第四类型)如果看图39所示的X组的第一类型的像素电路2A的写入动作的时间图，则在1帧期间内，对选择线SEL持续施加有低电平电压。S卩，第二开关电路23持续为非导通，另外， 赋予升压电容元件Cbst的一端的电压也不变化。这一点在第二 第四类型中也相同。因此，在Y组的第一 第四类型的像素电路加 2d中，也可通过与X组的第一类型的时间图同样的电压施加，进行写入动作。另外，在第四类型的情况下，向电压供给线VSL 的施加电压只要设为固定电压即可。在此，可以施加例如5V，以使形成二极管连接的晶体管Tl成为反向偏压状态。(第五 第八类型)如果看图40所示的X组的第四类型的像素电路2D的写入动作的时间图，则对选择行且对选择线SEL施加高电平电压，对非选择行施加低电平电压。在此，在Y组的第五类型的像素电路2e的情况下，当对选择线SEL施加高电平电压时，赋予升压电容元件Cbst的一端的电压也随之而上升。但是，在写入动作时，对基准线 REF赋予高电平电压(8V)，晶体管T2为接通状态。因而，寄生电容大的节点m与节点N2电连接，因此节点N2的电位几乎不上升。另一方面，在Y组的情况下，采用的是具备延迟电路31的结构，因此在对选择线 SEL施加高电平电压以后，直到向晶体管T3的控制端子供给使该晶体管导通必要的电压， 需要一定程度的时间τ 2。因此，在将1水平期间设定为比该τ 2短的时间的情况下，如果使与像素电路2Α (a)连接的源极线SL成为共用(源极线SLl)且使要连接的栅极线GL不同的某像素电路设为2A (c)，则虽然对像素电路2A (a)的写入动作未完成，但栅极线GLl 的施加电压却成为低电平，向源极线SLl的施加电压已经变化对应于对像素电路2A (c)的写入数据的电压。该结果是，会发生不对像素电路2A (a)执行正确的写入的问题。为了执行正确的写入动作以使其不发生这种问题，至少需要将1水平期间的长度设定为比上述时间τ 2长。通过这样设定，在对与成为写入对象的像素电路连接的栅极线 GL施加有高电平电压期间，与向该像素电路的写入数据对应的电压被施加于源极线SL，该施加电压通过包括晶体管Τ4和Τ3 (或Τ5)的串联电路的第一开关电路22被赋予内部节点 Ni。在第六 第八类型中，除将1水平期间的长度设定为比τ 2长以外，也可通过与X 组的第六 第八类型同样的电压施加方法，来实现写入动作。另外，在第六 第八类型中，在延迟电路为图30的结构的情况下，当对基准线REF 施加IOV时，节点ND的电位呈现8V左右。在该状态下，当对选择线SEL施加选择行电压8V 时，节点ND的电位就会大大地上升。但是，晶体管TD2形成在从基准线REF向节点ND的方向上进行整流的二极管连接，该节点ND的电位不会朝向基准线REF下降。经由晶体管TDl 从选择线SEL向晶体管Τ3的控制端子赋予8V，使晶体管Τ3导通。其后，当对选择线SEL施加非选择行电压(一 5V)时，节点ND的电位就下降，其电位呈现从施加于基准线REF的电压(IOV)仅下降了延迟用晶体管TD2的阈值电压(2V)的 8V左右。在该状态下，延迟用晶体管TDl导通，因此产生从晶体管Τ3的控制端子向选择线 SEL的电流，节点Ν3的电位向选择线SEL的施加电压(一 5V)下降。由此，非选择行的晶体管Τ3成为非导通。[第四实施方式]在第四实施方式中，对持续显示模式的自刷新动作和写入动作之间的关系进行说明。在持续显示模式中，在对一帧的量的图像数据执行了写入动作以后，在一定期间， 不进行写入动作，而是维持通过之前进行的写入动作而得到的显示内容。通过写入动作，经由源极线SL对各像素内的像素电极20赋予电压。其后，栅极线 GL成为低电平，晶体管Τ4成为非导通状态。但是，通过由之前的写入动作而蓄积于像素电极20的电荷的存在，来保持像素电极20的电位。即，在像素电极20和相对电极80之间维持电压Vic。由此，在写入动作完成以后，也持续维持对液晶电容Clc两端施加有图像数据的显示必要的电压的状态。在固定有相对电极80的电位的情况下，液晶电压Vlc依赖于像素电极20的电位。 该电位随着像素电路2内的晶体管的漏电流的产生而随时间变动。例如，在源极线SL的电位比内部节点m的电位低的情况下，产生从内部节点m向源极线SL的漏电流，内部节点 Nl的电位VNl时效地减小。相反，在源极线SL的电位比内部节点m电位高的情况下，产生从源极线SL向内部节点m的漏电流，像素电极20的电位时效地增大。即，当不进行来自外部的写入动作且经过了一段时间时，液晶电压Vlc就会逐渐变化，该结果是，导致显示图像也变化。在通常显示模式的情况下，即使是静止图像，也每一帧都对全部的像素电路2执行写入动作。因此，蓄积于像素电极20的电荷量只要能够仅维持1帧期间即可。1帧期间内的像素电极20的电位变动量顶多是极微量，因此该期间的电位变动不会对被显示的图像数据给予可视觉确认的程度的影响。因此，在通常显示模式中，像素电极20的电位变动不会成为太大的问题。与此相对，在持续显示模式中，采用的不是每一帧都执行写入动作的结构。因此， 在固定有相对电极80的电位期间，根据情况，需要横跨数帧来保持像素电极20的电位(内部节点电位VN1)。但是，当横跨数帧期间而不进行写入动作地放置时，像素电极20的电位就会因上述的漏电流的产生而断续地变动。该结果是，被显示的图像数据有可能发生可视觉确认的程度地变化。为了避免发生这种现象，在持续显示模式中，通过以图41的框图所示的要领而组合执行自刷新动作和写入动作，来抑制像素电极的电位变动，同时也实现大幅度的电力消耗的降低。首先，以第三实施方式所述的要领，执行持续显示模式的一帧的量的像素数据的写入动作(步骤# 1)。在步骤# 1的写入动作以后，通过第二实施方式所述的要领，执行自刷新动作(步骤# 2)。自刷新动作通过施加脉冲电压的阶段Pl和进行待机的阶段P2来实现。在此，当在自刷新动作期间的阶段P2的期间中接收新的像素数据的写入动作(数据改写)、外部刷新动作或外部极性反转动作的请求时(步骤# 3的“是”)，返回到步骤# 1， 执行新的像素数据或从前的像素数据的写入动作。在上述阶段P2的期间中不接收该请求的情况(步骤# 3的“否”)下，返回到步骤# 2，再次执行自刷新动作。由此，能够抑制漏电流的影响造成的显示图像的变化。当不进行自刷新动作而是通过写入动作进行刷新动作时，就会成为上述的公式1 所示的关系式表示的电力消耗，但在以相同的刷新率重复进行自刷新动作的情况下，全部的源极线电压的驱动次数为一次，因此公式1中的变量m成为1，当作为显示清晰度(像素数)而假设VGA时，m = 1920、η = 480，因此期待1920分之一程度的电力消耗的降低。在本实施方式中，并用自刷新动作和外部刷新动作或外部极性反转动作的理由是为了应对如下情况，即，假使是当初正常动作的像素电路2，也会因经年变化而在第二开关电路23或控制电路M上产生不良情况，虽然能够无障碍地实施写入动作但不能正常地执行自刷新动作的状态会发生在一部分像素电路2上。即，当仅依赖于自刷新动作时，该一部分像素电路2的显示会出现劣化，且该劣化被固定，但通过并用外部极性反转动作，能够防止该显示缺陷的固定化。另外，在第二类型的像素电路(2B、2b)和第六类型的像素电路(2F、2f)的情况下， 为了实现本实施方式的流程，在步骤# 1中，需要使辅助电容线CSL成为5V而执行写入动作，这一点在第二实施方式中已经进行了描述。[第五实施方式]在第五实施方式中，每个类型都参照附图对通常显示模式的写入动作进行说明。在通常显示模式的写入动作中，进行的是如下动作，S卩，每一水平方向(行方向)的显示线都将一帧的量的像素数据分割，每1水平期间都对各列的源极线SL施加一显示线的量的对应于各像素数据的多级灰度的模拟电压，并且对所选择的显示线(选择行)的栅极线 GL施加选择行电压8V,使该选择行的全部的像素电路2的第一开关电路22成为导通状态， 并将各列的源极线SL的电压传输到选择行的各像素电路2的内部节点m。为了使该选择行的全部的像素电路2的第一开关电路22成为非导通状态，对所选择的显示线以外(非选择行)的栅极线GL施加非选择行电压一 5V。以下说明的写入动作的各信号线的电压施加的定时控制由显示控制电路11来进行，各自的电压施加由显示控制电路11、相对电极驱动电路12、源极驱动器13、栅极驱动器 14来进行。图42表示的是使用X组的第一类型像素电路2A的写入动作的时间图。在图42 中，图示有1帧期间的两根栅极线GL1、GL2、两根源极线SL1、SL2、选择线SEL、基准线REF、 辅助电容线CSL和升压线BST的各电压波形和相对电压Vcom的电压波形。1帧期间被分割为栅极线GL的根数的量的水平期间，在各水平期间依次分配有被选择的栅极线GLl GLn。在图42中，图示有最初的两水平期间的两根栅极线GL1、GL2的电压变化。在第1水平期间，对栅极线GLl施加选择行电压8V，对栅极线GL2施加非选择行电压一 5V，在第二水平期间，对栅极线GL2施加选择行电压8V,对栅极线GLl施加非选择行电压一 5V，在其以后的水平期间，对两栅极线GL1、GL2施加非选择行电压一 5V。每1水平期间都对各列的源极线SL施加要对应的显示线的对应于像素数据的多级灰度的模拟电压。另外，在通常显示模式中，施加模拟显示线的对应于像素数据的多级灰度的模拟电压，施加电压不一意地特定，因此在图42中，通过画斜线来表达。另外，在图42 中，代表各源极线SL1、SL2、……SLm而图示有两根源极线SL1、SL2。相对电压Vcom每1水平期间都变化(相对AC驱动)，因此该模拟电压成为与相同的水平期间中的相对电压Vcom对应的电压值。S卩，通过相对电压Vcom为5V或0V，来设定施加于源极线SL的模拟电压，以使公式2赋予的液晶电压Vlc的绝对值不变，仅极性变化。第一 第四类型的像素电路由于第一开关电路22仅包括晶体管T4，因此第一开关电路22的导通或非导通的控制仅通过晶体管T4的通断控制来控制足够。另外，第二开关电路23在写入动作中不需要成为导通状态，为了防止非选择行的像素电路2A且第二开关电路23成为导通状态，在1帧期间内，对与全部的像素电路2A连接的选择线SEL施加非选择用电压一 5V。该非选择用电压不局限于负电压，也可以为0V。另外，在1帧期间内，对基准线REF施加将晶体管T2设为与内部节点m的电压状态无关地持续接通状态的电压。该电压值只要是比作为多级灰度模拟电压而从源极线SL 赋予的电压值中的最大值高出晶体管T2的阈值电压以上的电压即可。在图42中，将上述最大值设为5V，将阈值电压设为2V，施加的是比两者之和还大的8V。相对电压Vcom由于每1水平期间都进行相对AC驱动，因此驱动辅助电容线CSL， 以使其成为与相对电压Vcom相同的电压。像素电极20与相对电极80通过液晶层进行电容耦合，并且通过辅助电容元件Cs也与辅助电容线CSL进行电容耦合。因此，当将辅助电容元件C2的辅助电容线CSL侧的电压固定时，相对电压Vcom的变化被分配到辅助电容线 CSL和辅助电容元件C2之间，表现在像素电极20上，导致非选择行的像素电路2的液晶电压Vlc进行变动。因此，通过与相对电压Vcom同电压地驱动全部的辅助电容线CSL，相对电极80和像素电极20的电压能够向相同的电压方向变化，能够抑制上述非选择行的像素电路2的液晶电压Vlc的变动。如第三实施方式所述，通过与持续显示模式的写入动作的情况同样的理由，在第二 第四类型的像素电路中，也能够通过与第一类型同样的电压施加方法，进行写入动作。 另外，在第五 第八类型的像素电路中，与持续显示模式的写入动作同样，只要以行为单位单独地控制选择线SEL即可，另外，通过与第一类型同样的电压施加方法，能够实现写入动作。另外，在第三类型和第六类型的情况下，向电压供给线VSL的施加电压只要设为OV即可。另外，Y组的第一 第四类型的各像素电路( 2d)通过进行与同一类型的X组的各像素电路(2A 2D)同样的电压施加，能够实现写入动作。Y组的第五 第八类型的像素电路(2e 2h)除如第三实施方式所述将1水平期间的长度设定为比时间τ 2更长以外，仍然通过进行与同一类型的X组的各像素电路(2Ε 2Η)同样的电压施加，能够实现写入动作。这几点可通过第三实施方式所述的与持续显示模式的写入动作的情况同样的理由来说明，因此省略详细的说明。另外，在通常显示模式的写入动作中，作为每1水平期间都使各显示线的极性反转的方法，除上述的“相对AC驱动”以外，还具有作为相对电压Vcom而将规定固定电压施加于相对电极80的方法。根据该方法，施加于像素电极20的电压每1水平期间都交替地进行以相对电压Vcom为基准而成为正电压的情况和成为负电压的情况。在这种情况下，也具有将该像素电压经由源极线SL直接写入的方法和如下所述的方法，即，在将以相对电压Vcom为中心的电压范围的电压写入以后，通过使用辅助电容元件Cs的电容耦合，进行电压调节，以使其以相对电压Vcom为基准而成为正电压或负电压中的任一方。在这种情况下，辅助电容线CSL不进行与相对电压Vcom同电压地驱动，而是以行为单位单独地进行脉冲驱动。另外，在本实施方式中，在通常显示模式的写入动作中，采用的是每1水平期间都使各显示线的极性反转的方法，这是为了消除以帧为单位进行极性反转时产生的以下所示的不良情况。另外，作为消除这种不良情况的方法，也具有每一列都进行极性反转驱动的方法及行和列方向同时以像素为单位进行极性反转驱动的方法。假设在某帧Fl且在全部的像素中施加有正极性的液晶电压Vlc，且在下一帧F2且在全部的像素中施加有负极性的液晶电压Vlc的情况。即使在对液晶层75施加有同一绝对值的电压的情况下，有时也会因正极性或负极性而在光的透射率上产生微小的差异。在显示有高画质的静止画面的情况下，该微小差异的存在有可能在帧Fl和帧F2且在显示形态上产生微小的变化。另外，在动画显示时，也有可能在帧间且在同一内容的要成为显示内容的显示区域内，在其显示形态上产生微小的变化。在高画质的静止画面和动画的显示时， 假设的是即使是这种微小的变化也能够视觉地识别的情况。而且，通常显示模式是显示这种高画质的静止画面和动画的模式，因此具有视觉地识别如上所述的微小变化的可能性。为了避免这种现象，在本实施方式中，在同一帧内， 每一显示线都使极性反转。由此，即使在同一帧内，也在显示线间施加有不同极性的液晶电压Vlc，因此能够抑制基于液晶电压Vlc的极性的对显示图像数据的影响。[其他实施方式]下面，对其他实施方式进行说明。〈1〉就属于X组的像素电路2A 2H而言，在通常显示模式和持续显示模式的写入动作时，也可以对基准线REF赋予低电平电压，使晶体管T2成为断开(关断)状态。通过这样操作，内部节点W和输出节点N2电分离，该结果是，像素电极20的电位不会受写入动作前的输出节点N2的电压影响。由此，像素电极20的电压能够正确地反映源极线SL的施加电压，能够无误差地显示图像数据。但是，如上所述，节点m的总寄生电容远比节点N2大，节点N2的初始状态的电位几乎不会给像素电极20的电位带来影响，因此晶体管T2也优选成为持续接通状态。〈2〉在上述实施方式中，对于构成在有源矩阵基板10上的全部的像素电路2而言， 采用了具备第二开关电路23和控制电路M的结构。与此相对，在采用在有源矩阵基板10 上具备进行透射液晶显示的透射像素部和进行反射液晶显示的反射像素部这两种像素部的结构的情况下，也可以采用仅在反射像素部的像素电路上具备第二开关电路23和控制电路对，且在透射显示部的像素电路上不具备第二开关电路23和控制电路M的结构。在这种情况下，在通常显示模式时，通过透射像素部进行图像显示，在持续显示模式时，通过反射像素部进行图像显示。通过这样的结构，能够减少形成于有源矩阵基板10 整体的元件数。〈3〉在上述实施方式中，各像素电路2为具备辅助电容元件Cs的结构，但也可以采用不具备辅助电容元件Cs的结构。但是，为了使内部节点m的电位更加稳定化，且实现显示图像的可靠的稳定化，优选采用具备该辅助电容元件Cs的结构。〈4〉在上述实施方式中，假设各像素电路2的显示元件部21仅包括单位液晶显示元件Clc的情况，但如图43所示，也可以采用在内部节点附和像素电极20之间具备模拟放大器Amp (电压放大器)的结构。在图43中，作为一个例子，作为模拟放大器Amp的电源用线，采用输入辅助电容线CSL和电源线Vcc的结构。在这种情况下，赋予内部节点m的电压通过由模拟放大器Amp设定的放大率η 来放大，放大后的电压供给到像素电极20。因而，成为能够将内部节点m的微小的电压变化反映在显示图像上的结构。〈5〉在上述实施方式中，作为持续显示模式的内部节点附的电位VNl和相对电压 Vcom的第一电压状态和第二电压状态的电压值，假设OV和5V，施加于各信号线的电压值也据此设定为一 5V、0V、5V、8V、10V，但这些电压值可根据要使用的液晶元件和晶体管元件的特性(阈值电压等)，适当变更。
〈6〉在上述实施方式中，以液晶显示装置为例进行了说明，但本发明不局限于此， 只要是具有用于保持像素数据的对应于像素电容Cp的电容且基于保持在该电容中的电压而显示图像的显示装置，就能够应用本发明。例如，在使相当于像素数据的电压保持在相当于像素电容的电容中而进行图像显示的有机EUElectroluminescenece)显示装置的情况下，特别是，关于自刷新动作，能够应用本发明。图44是表示这种有机EL显示装置的像素电路的一个例子的电路图。在该像素电路中，作为像素数据而保持在辅助电容Cs中的电压被赋予包括TFT的驱动用晶体管Tdv 的栅极端子，其电压相应的电流经由驱动用晶体管Tdv流到发光元件0LED。因此，该辅助电容Cs相当于上述各实施方式的像素电容Cp。
〈7〉在上述各实施方式中，假设像素电路为具有电子迁移率低的非晶态TFT的结青况进行了说明。但是，本发明的技术不是在具备电子迁移率高的多晶硅TFT等晶体管时不能应用的技术，而是在具备电子迁移率低的晶体管时发挥更高效果的技术。符号说明
1液晶显示装置
2像素电路
2A、2B、2C、2D、2E、2F、2G、2H
2a、2b、2c、2d、2e、2f、2g、2h
10有源矩阵基板
11显示控制电路
12相对电极驱动电路
13源极驱动器
14栅极驱动器
20像素电极
21显示元件部
22第一开关电路
23第二开关电路
24控制电路
31延迟电路
74密封件
75液晶层
80相对电极
81相对基板
Amp模拟放大器
BST升压线
Cbst升压电容元件
CD延迟用电容元件
Clc液晶显示元件
CML相对电极配线
CSL辅助电容线
像素电路像素电路
Cs 辅助电容元件Ct 定时信号DA 数字图像信号Dv 数据信号GL (GL1、GL2、......、GLn)栅极线Gtc 扫描侧定时控制信号Nl 内部节点N2 输出节点OLED发光元件P1、P2 阶段P10,PlU ......、P18 阶段P20、P21、......、P27 阶段REF 基准线ScU Sc2, ......、Scm 源极信号SEL 选择线SL (SL1、SL2、......、SLm)源极线Stc 数据侧定时控制信号T1、T2、T3、T4、T5 晶体管TD1、TD2延迟用晶体管Tdv 驱动用晶体管Vcom 相对电压Vlc 液晶电压VNl 内部节点电位VN2 输出节点电位
权利要求
1.一种像素电路，其特征在于，包括显示元件部，其包含单位显示元件；内部节点，其构成所述显示元件部的一部分，并保持施加于所述显示元件部的像素数据的电压；第一开关电路，其至少经由规定的开关元件将从数据信号线供给的所述像素数据的电压传输到所述内部节点；第二开关电路，其将供给到规定的电压供给线的电压不经由所述规定的开关元件地传输到所述内部节点；和控制电路，其将与所述内部节点所保持的所述像素数据的电压相应的规定的电压保持在第一电容元件的一端，并且控制所述第二开关电路的导通或非导通，在第一 第三晶体管元件中，所述第二开关电路具有所述第一晶体管元件和第三晶体管元件，所述控制电路具有所述第二晶体管元件，所述第一 第三晶体管元件具有第一端子、第二端子以及对所述第一端子与第二端子间的导通进行控制的控制端子，所述第二开关电路包括所述第一晶体管元件和所述第三晶体管元件的串联电路，所述控制电路包括所述第二晶体管元件和所述第一电容元件的串联电路，所述第一开关电路的一端与所述数据信号线连接，所述第二开关电路的一端与所述电压供给线连接，所述第一开关电路和所述第二开关电路各自的另一端和所述第二晶体管元件的第一端子，与所述内部节点连接，所述第一晶体管元件的控制端子、所述第二晶体管元件的第二端子和所述第一电容元件的一端相互连接，所述第二晶体管元件的控制端子与第一控制线连接，所述第三晶体管元件的控制端子经由延迟电路与第二控制线连接，所述第一电容元件的另一端不经由所述延迟电路地与所述第二控制线连接。
2.一种像素电路，其特征在于，具备显示元件部，其包含单位显示元件；内部节点，其构成所述显示元件部的一部分，并保持施加于所述显示元件部的像素数据的电压；第一开关电路，其至少经由规定的开关元件将从数据信号线供给的所述像素数据的电压传输到所述内部节点；第二开关电路，其将供给到规定的电压供给线的电压不经由所述规定的开关元件地传输到所述内部节点；和控制电路，其将所述内部节点所保持的所述像素数据的电压相应的规定的电压保持在第一电容元件的一端，并且控制所述第二开关电路的导通或非导通，在第一 第三晶体管元件中，所述第二开关电路具有所述第一晶体管元件和所述第三晶体管元件，所述控制电路具有所述第二晶体管元件，所述第一 第三晶体管元件具有第一端子、第二端子以及对所述第一端子和所述第二端子间的导通进行控制的控制端子，所述第二开关电路包括所述第一晶体管元件和所述第三晶体管元件的串联电路，所述控制电路包括所述第二晶体管元件和所述第一电容元件的串联电路，所述第一开关电路的一端与所述数据信号线连接，所述第二开关电路的一端与所述电压供给线连接，所述第一开关电路和所述第二开关电路各自的另一端和所述第二晶体管元件的第一端子与所述内部节点连接，所述第一晶体管元件的控制端子、所述第二晶体管元件的第二端子和所述第一电容元件的一端相互连接，所述第二晶体管元件的控制端子与第一控制线连接，所述第三晶体管元件的控制端子经由延迟电路与第二控制线连接，所述第一电容元件的另一端不经由所述延迟电路地与第三控制线连接。
3.如权利要求1或2所述的像素电路，其特征在于，采用如下结构所述延迟电路具备第一延迟用晶体管元件和第二延迟用晶体管元件，所述第一延迟用晶体管元件和所述第二延迟用晶体管元件具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子，所述第一延迟用晶体管元件将第一端子与所述第三晶体管元件的控制端子连接，将第二端子和控制端子与所述第二控制线连接，所述第二延迟用晶体管元件将第一端子与所述第三晶体管元件的控制端子连接，将第二端子与所述第二控制线连接，将控制端子与所述第一控制线连接。
4.如权利要求1或2所述的像素电路，其特征在于，采用如下结构所述延迟电路具备第一延迟用晶体管元件和第二延迟用晶体管元件和延迟用电容元件，所述第一延迟用晶体管元件和所述第二延迟用晶体管元件具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子，所述第一延迟用晶体管元件将第一端子与所述第三晶体管元件的控制端子连接，将第二端子与所述第二控制线连接，所述第二延迟用晶体管元件将第一端子和控制端子与所述第一控制线连接，所述延迟用电容元件的一端与所述第二控制线连接，所述延迟用电容元件的另一端与所述第一延迟用晶体管元件的控制端子和所述第二延迟用晶体管元件的第二端子连接。
5.如权利要求1或2所述的像素电路，其特征在于所述像素电路还具备第二电容元件，所述第二电容元件的一端与所述内部节点连接，所述第二电容元件的另一端与第四控制线或固定电压线连接。
6.如权利要求1或2所述的像素电路，其特征在于所述第一控制线兼用作所述电压供给线。
7.如权利要求1或2所述的像素电路，其特征在于所述数据信号线兼用作所述电压供给线。
8.如权利要求5所述的像素电路，其特征在于所述第四控制线兼用作所述电压供给线。
9.如权利要求1或2所述的像素电路，其特征在于所述规定的开关元件包括第四晶体管元件，所述第四晶体管元件具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子，所述第四晶体管元件的控制端子分别与扫描信号线连接。
10.如权利要求1或2所述的像素电路，其特征在于所述第一开关电路构成为是不包含所述规定的开关元件以外的开关元件。
11.如权利要求1或2所述的像素电路，其特征在于所述第一开关电路包括所述第二开关电路内的所述第三晶体管元件和所述规定的开关元件的串联电路，或者，包括控制端子与所述第二开关电路内的所述第三晶体管元件的控制端子连接的第五晶体管和所述规定的开关元件的串联电路。
12.如权利要求1或2所述的像素电路，其特征在于 至少所述第二晶体管元件为非晶质TFT。
13.—种显示装置，其特征在于所述显示装置构成为将权利要求1所述的像素电路分别在行方向和列方向上配置多个，构成像素电路阵列，每一所述列各具备一根所述数据信号线，配置于同一列的所述像素电路中，所述第一开关电路的一端与共用的所述数据信号线连接，配置于同一行或同一列的所述像素电路中，所述第二晶体管元件的控制端子与共用的所述第一控制线连接，配置于同一行或同一列的所述像素电路中，所述第三晶体管元件的控制端子经由所述延迟电路与共用的所述第二控制线连接，配置于同一行或同一列的所述像素电路中，所述第一电容元件的所述另一端不经由所述延迟电路地与共用的所述第二控制线连接，所述显示装置包括分别驱动所述数据信号线的数据信号线驱动电路和分别驱动所述第一控制线和所述第二控制线的控制线驱动电路，在所述第一控制线兼用作所述电压供给线的情况或所述电压供给线为独立的配线的情况下，所述控制线驱动电路驱动所述电压供给线，在所述数据信号线兼用作所述电压供给线的情况下，所述数据信号线驱动电路驱动所述电压供给线。
14.一种显示装置，其特征在于所述显示装置构成为将权利要求2所述的像素电路分别在行方向和列方向上配置多个，构成像素电路阵列，每一所述列各具备一根所述数据信号线，配置于同一列的所述像素电路中，所述第一开关电路的一端与共用的所述数据信号线连接，配置于同一行或同一列的所述像素电路中，所述第二晶体管元件的控制端子与共用的所述第一控制线连接，配置于同一行或同一列的所述像素电路中，所述第三晶体管元件的控制端子经由所述延迟电路与共用的所述第二控制线连接，配置于同一行或同一列的所述像素电路中，所述第一电容元件的所述另一端不经由所述延迟电路地与共用的所述第三控制线连接，所述显示装置包括分别驱动所述数据信号线的数据信号线驱动电路；和分别驱动所述第一控制线、所述第二控制线和所述第三控制线的控制线驱动电路，在所述第一控制线兼用作所述电压供给线的情况或所述电压供给线为独立的配线的情况下，所述控制线驱动电路驱动所述电压供给线，在所述数据信号线兼用作所述电压供给线的情况下，所述数据信号线驱动电路驱动所述电压供给线。
15. 一种显示装置，其特征在于所述显示装置通过将像素电路分别在行方向和列方向上配置多个构成像素电路阵列而形成，所述像素电路包括显示元件部，其包含单位显示元件；内部节点，其构成所述显示元件部的一部分，并保持施加于所述显示元件部的像素数据的电压；第一开关电路，其至少经由规定的开关元件将从数据信号线供给的所述像素数据的电压传输到所述内部节点；第二开关电路，其将供给到规定的电压供给线的电压不经由所述规定的开关元件地传输到所述内部节点；和控制电路，其将所述内部节点所保持的所述像素数据的电压相应的规定的电压保持在第一电容元件的一端，并且控制所述第二开关电路的导通或非导通， 所述显示装置采用如下的结构在第一 第三晶体管元件中，所述第二开关电路具有所述第一晶体管元件和所述第三晶体管元件，所述控制电路具有所述第二晶体管元件，所述第一 第三晶体管元件具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子， 所述第二开关电路包括所述第一晶体管元件和所述第三晶体管元件的串联电路， 所述控制电路包括所述第二晶体管元件和所述第一电容元件的串联电路， 所述第一开关电路的一端与所述数据信号线连接， 所述第二开关电路的一端与所述电压供给线连接，所述第一开关电路和所述第二开关电路各自的另一端以及所述第二晶体管元件的第一端子与所述内部节点连接，所述第一晶体管元件的控制端子、所述第二晶体管元件的第二端子和所述第一电容元件的一端相互连接，所述第二晶体管元件的控制端子与第一控制线连接， 所述第三晶体管元件的控制端子与第二控制线连接， 所述第一电容元件的另一端与第三控制线连接， 所述显示装置采用构成为 每一所述列各具备一根所述数据信号线，配置于同一列的所述像素电路中，所述第一开关电路的一端与共用的所述数据信号线连接，配置于同一行或同一列的所述像素电路中，所述第二晶体管元件的控制端子与共用的所述第一控制线连接，配置于同一行或同一列的所述像素电路中，所述第三晶体管元件的控制端子与共用的所述第二控制线连接，配置于同一行或同一列的所述像素电路中，所述第一电容元件的所述另一端与共用的所述第三控制线连接，具备分别驱动所述数据信号线的数据信号线驱动电路以及分别驱动所述第一控制线 所述第三控制线的控制线驱动电路，在所述第一控制线兼用作所述电压供给线的情况或所述电压供给线为独立的配线的情况下，所述控制线驱动电路驱动所述电压供给线，在所述数据信号线兼用作所述电压供给线的情况下，所述数据信号线驱动电路驱动所述电压供给线，所述控制线驱动电路构成为在使所述第三控制线产生电位变动后且经过了规定的延迟时间以后，能够使所述第二控制线产生同极性的电位变动。
16.如权利要求13所述的显示装置，其特征在于所述显示装置构成为，所述规定的开关元件为具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子的第四晶体管元件，所述控制端子与扫描信号线连接，所述显示装置构成为，每一所述行各具备一根所述扫描信号线，并且配置于同一行的所述像素电路与共用的所述扫描信号线连接，具备分别驱动所述扫描信号线的扫描信号线驱动电路。
17.如权利要求14所述的显示装置，其特征在于所述显示装置构成为，所述规定的开关元件为具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子的第四晶体管元件，所述控制端子与扫描信号线连接，所述显示装置构成为，每一所述行各具备一根所述扫描信号线，并且配置于同一行的所述像素电路与共用的所述扫描信号线连接，具备分别驱动所述扫描信号线的扫描信号线驱动电路。
18.如权利要求15所述的显示装置，其特征在于所述显示装置构成为，所述规定的开关元件为具有第一端子、第二端子以及对所述第一端子与所述第二端子间的导通进行控制的控制端子的第四晶体管元件，所述控制端子与扫描信号线连接，所述显示装置构成为，每一所述行各具备一根所述扫描信号线，并且配置于同一行的所述像素电路与共用的所述扫描信号线连接，所述显示装置包括分别驱动所述扫描信号线的扫描信号线驱动电路。
19.如权利要求13 15中的任一项所述的显示装置，其特征在于 在所述电压供给线为独立的配线的情况下，配置于同一行或同一列的所述像素电路中，所述第二开关电路的一端与共用的所述电压供给线连接。
20.如权利要求16所述的显示装置，其特征在于在对多个所述像素电路进行使所述第二开关电路和所述控制电路工作而同时补偿所述内部节点的电压变动的自刷新动作时，所述扫描信号线驱动电路对与所述像素电路阵列内的全部的所述像素电路连接的所述扫描信号线施加规定的电压，使所述第四晶体管元件成为非导通状态，所述数据信号线驱动电路，对所述第一控制线施加规定的电压，所述规定的电压在所述内部节点所保持的二值的像素数据的电压状态为第一电压状态的情况下，由所述第二晶体管元件将从所述第一电容元件的一端向所述内部节点的电流切断，在该规定的电压在所述内部节点所保持的二值的像素数据的电压状态为第二电压状态的情况下，使所述第二晶体管元件成为导通状态，通过对所述第二控制线施加规定的电压振幅的电压脉冲，来对所述第一电容元件的一端赋予由通过所述第一电容元件的电容耦合引起的电压变化，由此在所述内部节点的电压为所述第一电压状态的情况下，不抑制所述电压变化地使所述第一晶体管元件成为导通状态，在所述内部节点的电压为所述第二电压状态的情况下，抑制所述电压变化而使所述第一晶体管元件成为非导通状态，并且经由所述延迟电路将所述电压脉冲赋予所述第三晶体管元件的控制端子，使所述第三晶体管元件成为导通状态，在所述电压供给线兼用作所述第一控制线的情况或所述电压供给线为独立的信号线的情况下，所述控制线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线，供给所述第一电压状态的所述像素数据的电压；在所述电压供给线兼用作所述数据信号线的情况下，所述数据信号线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线，供给所述第一电压状态的所述像素数据的电压。
21.如权利要求17所述的显示装置，其特征在于在对多个所述像素电路进行使所述第二开关电路和所述控制电路工作而同时补偿所述内部节点的电压变动的自刷新动作时，所述扫描信号线驱动电路对与所述像素电路阵列内的全部的所述像素电路连接的所述扫描信号线施加规定的电压，使所述第四晶体管元件成为非导通状态， 所述控制线驱动电路，对所述第一控制线施加规定的电压，所述规定的电压，在所述内部节点所保持的二值的像素数据的电压状态为第一电压状态的情况下，由所述第二晶体管元件将从所述第一电容元件的一端向所述内部节点的电流切断，在该内部节点所保持的二值的像素数据的电压状态为第二电压状态的情况下，使所述第二晶体管元件成为导通状态，通过对所述第二控制线和所述第三控制线施加规定的电压振幅的电压脉冲，来对所述第一电容元件的一端赋予由通过所述第一电容元件的电容耦合引起的电压变化，由此在所述内部节点的电压为所述第一电压状态的情况下，不抑制所述电压变化地使所述第一晶体管元件成为导通状态，在所述内部节点的电压为所述第二电压状态的情况下，抑制所述电压变化地使所述第一晶体管元件成为非导通状态，并且经由所述延迟电路将所述电压脉冲赋予所述第三晶体管元件的控制端子，使所述第三晶体管元件成为导通状态，在所述电压供给线兼用作所述第一控制线的情况或所述所述电压供给线为独立的信号线的情况下，所述控制线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线，供给所述第一电压状态的所述像素数据的电压；在所述电压供给线兼用作所述数据信号线的情况下，所述数据信号线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线，供给所述第一电压状态的所述像素数据的电压。
22.如权利要求18所述的显示装置，其特征在于在对多个所述像素电路进行使所述第二开关电路和所述控制电路工作而同时补偿所述内部节点的电压变动的自刷新动作时，所述扫描信号线驱动电路对与所述像素电路阵列内的全部的所述像素电路连接的所述扫描信号线施加规定的电压，使所述第四晶体管元件成为非导通状态， 所述控制线驱动电路，对所述第一控制线施加规定的电压，所述规定的电压，在所述内部节点保持的二值的像素数据的电压状态为第一电压状态的情况下，由所述第二晶体管元件将从所述第一电容元件的一端向所述内部节点的电流切断，在为第二电压状态的情况下，使所述第二晶体管元件成为导通状态，通过对所述第二控制线施加规定的电压振幅的电压脉冲，来对所述第一电容元件的一端赋予由通过所述第一电容元件的电容耦合引起的电压变化，由此在所述内部节点的电压为所述第一电压状态的情况下，不抑制所述电压变化地使所述第一晶体管元件成为导通状态，在所述内部节点的电压为所述第二电压状态的情况下，抑制所述电压变化而使所述第一晶体管元件成为非导通状态，在从对所述第二控制线的电压脉冲的施加起经过了规定的延迟时间以后，对所述第三控制线，施加规定的电压振幅的电压脉冲而赋予所述第三晶体管元件的控制端子，使所述第三晶体管元件成为导通状态，在所述电压供给线兼用作所述第一控制线的情况或所述电压供给线为独立的信号线的情况下，所述控制线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线，供给所述第一电压状态的所述像素数据的电压，在所述电压供给线兼用作所述数据信号线的情况下，所述数据信号线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线，供给所述第一电压状态的所述像素数据的电压。
23.如权利要求20所述的显示装置，其特征在于 在所述自刷新动作刚刚结束之后移至待机状态，在所述待机状态下，所述控制线驱动电路将对所述第二控制线的电压脉冲的施加结束，使所述第三晶体管元件成为非导通状态。
24.如权利要求21所述的显示装置，其特征在于 在所述自刷新动作刚刚结束之后移至待机状态，在所述待机状态下，所述控制线驱动电路将对所述第二控制线和所述第三控制线的电压脉冲的施加结束，使所述第三晶体管元件成为非导通状态。
25.如权利要求23或M所述的显示装置，其特征在于经过比所述自刷新动作期间长10倍以上的时间的所述待机状态，重复所述自刷新动作。
26.如权利要求23所述的显示装置，其特征在于 在所述待机状态下，所述数据信号线驱动电路对所述数据信号线施加固定电压。
27.如权利要求沈所述的显示装置，其特征在于在所述待机状态下，所述数据信号线驱动电路对所述数据信号线施加所述第二电压状态的电压。
28.如权利要求23所述的显示装置，其特征在于在所述第一开关电路为不包含所述第四晶体管元件以外的开关元件的结构的情况下， 以一个或多个列为单位来划分所述自刷新动作的对象的多个所述像素电路， 以至少每一由划分得到的区块都能够驱动所述第二控制线的方式设置， 所述控制线驱动电路不对不是所述自刷新动作的对象的由划分得到的区块进行对所述第二控制线的电压脉冲施加，依次切换所述自刷新动作的对象的由划分得到的区块，按每一由划分得到的区块分割执行所述自刷新动作。
29.如权利要求M所述的显示装置，其特征在于在所述第一开关电路为不包含所述第四晶体管元件以外的开关元件的结构的情况下， 以一个或多个列为单位来划分所述自刷新动作的对象的多个所述像素电路， 以至少每一由划分得到的区块都能够驱动所述第二控制线和所述第三控制线的方式设置，所述控制线驱动电路不对不是所述自刷新动作的对象的由划分得到的区块进行对所述第二控制线和所述第三控制线的电压脉冲施加，依次切换所述自刷新动作的对象的由划分得到的区块，按每一由划分得到的区块分割执行所述自刷新动作。
30.如权利要求20 22所述的显示装置，其特征在于所述像素电路具备将一端与所述内部节点连接且将另一端与第四控制线连接的第二电容元件，并且配置于同一行或同一列的所述像素电路将所述第二电容元件的另一端与共用的所述第四控制线连接，所述控制线驱动电路分别驱动所述第四控制线，在所述电压供给线兼用作所述第四控制线的情况下，所述控制线驱动电路向与作为所述自刷新动作的对象的多个所述像素电路连接的全部的所述电压供给线供给所述第一电压状态的所述像素数据的电压。
31.如权利要求13 15中的任一项所述的显示装置，其特征在于 所述像素电路形成在非晶硅基板上。
全文摘要
本发明提供一种具备像素电路的显示装置，其不会招致开口率下降地实现电力消耗的降低，所述像素电路具有低迁移率的晶体管。液晶电容元件(Clc)通过夹在像素电极(20)和相对电极(80)之间而形成。像素电极(20)、第一开关电路(22)的一端、第二开关电路(23)的一端、第二晶体管(T2)的第一端子形成内部节点(N1)。第一开关电路(22)的另一端与源极线(SL)连接。第二开关电路(23)将另一端与电压供给线(VSL)连接，且包括晶体管(T1)和晶体管(T3)的串联电路，由晶体管(T1)的控制端子、晶体管(T2)的第二端子和升压电容元件(Cbst)的一端形成输出节点(N2)。升压电容元件(Cbst)的另一端与选择线(SEL)连接，晶体管(T2)的控制端子与基准线(REF)连接，晶体管(T3)的控制端子经由延迟电路(31)与选择线(SEL)连接。
文档编号G09G3/20GK102598108SQ201080050378
公开日2012年7月18日 申请日期2010年7月22日 优先权日2009年11月6日
发明者山内祥光 申请人:夏普株式会社