一种显示装置及其数据驱动电路的制作方法

专利名称：：一种显示装置及其数据驱动电路的制作方法
技术领域：
：本发明涉及一种显示装置，特别涉及一种显示装置及其采用的数据驱动电路。
背景技术：
：TFT(ThinFilmTransistor，薄膜晶体管)技术是当今平板显示技术的主流。平板显示技术的主要市场包括可移动显示如手机、移动DVD、PSP(PlayStationPortable)、笔记本等，或者监视器显示、电视显示等。在这些显示器件的设计中，如何优化显示显示效果、降低显示设备的成本和功耗是最主要的目标。全集成TFT面板设计是一种控制成本和降低功耗的重要技术，近年来受到密切的关注。所谓全集成TFT面板设计，主要是在显示面板的基底材料上集成栅极驱动电路、数据驱动电路以及其他外围电路的设计。采用全集成TFT面板设计后，外围驱动芯片的数量及其压封工序可得以减少；从而，TFT面板的成本得以降低。此外，质量轻、厚度薄且外观对称的窄边框面板得以实现，液晶模组更为紧凑、且显示器件的机械和电学可靠性增强。现行的薄膜晶体管技术包括有非晶硅(a-Si)、多晶硅(p-Si)以及氧化物TFT技术。非晶硅TFT的优势是均勻性好、成本低廉、工艺成熟；但是非晶硅薄膜晶体管的迁移率较低，不适合于电路设计，尤其不适用于对电路速度要求较高的电路设计(例如数据驱动电路)。多晶硅TFT的迁移率能够达到电路设计的要求，但是其均勻性较差，工艺复杂、成本高昂。而氧化物TFT技术不仅迁移率高、性能稳定、均勻性好，而且工艺简单、成本低廉。氧化物TFT技术有望用于超高分辨率、3D显示、大屏幕显示以及以OLED为代表的新型显示等场合，从而突破传统硅基TFT技术的发展限制。因此，氧化物TFT技术成为研究的热点，其被认为是下一代的TFT技术。氧化物TFT技术使得高性能的全集成TFT面板的实现成为可能。数据驱动电路是全集成TFT面板设计技术中较困难的部分。基于单晶硅CMOS技术发展起来的数据驱动电路一般包括移位寄存器、两级锁存器、数模转换器以及基于CMOS放大器结构设计的缓冲驱动器。而现行的氧化物TFT具有如下特点(1)氧化物TFT—般为N型器件，难于实现P型TFT,从而难于实现CMOS类型的数字电路或者放大器；(2)氧化物TFT的迁移率较之单晶硅迁移率小2个甚至以上数量级，从而需要改进电路结构提高集成氧化物TFT电路的工作速度；C3)氧化物TFT在长时间工作后可能发生器件性能的退化。因此，基于单晶硅CMOS技术发展起来的数据驱动电路设计方案并不能直接地用于氧化物TFT的数据驱动电路设计中。综上所述，集成氧化物TFT数据驱动电路的设计是一个具备较高应用价值、亟待解决的难题。
发明内容本发明提供一种采用氧化物薄膜晶体管实现的数据驱动电路及使用该数据驱动电路的显示装置。其中，数据驱动电路包括移位寄存器、锁存器、数字-模拟信号转换器(DAC)，移位寄存器用于产生移位寄存信号，锁存器用于在移位寄存信号的控制下，接收串行输入的数字信号，将串行输入的数字信号转换为并行数字信号，并在锁存使能信号的控制下，同步输出并行数字信号；数字-模拟信号转换器包括电压细分模块，电压细分模块包括复位单元，用于清除与DAC连接的负载电容的原有电压状态，并将参考负载电容和转换负载电容充电到第一电压；解码预置位单元，用于预先将参考负载电容置位为第一电压或第二电压；解码单元，用于根据锁存器并行输出的数字信号进行分时逐位转化以得到参考负载电容上的电位状态；电荷共享单元，利用电荷重分配原理，根据参考负载电容和转换负载电容的比率，转化得到与锁存器并行输出的数字信号对应的模拟电压量。本发明的有益效果在于通过复位单元清除与DAC连接的负载电容的原有电压状态并将该负载电容充电到第一电压，再预先将一部分电荷存储到负载电容上，然后根据输入的数字信号进行转化以得到负载电容上存储电荷量，最后对负载电容上的电荷量进行再分配。因此电荷在DAC转化过程中是循环利用的，且没有用到放大器结构从而电路的静态功耗较低。此外，这种DAC中所有的晶体管只起到开关的作用，DAC的转化精度是利用电荷重分配原理，由负载电容的比率来确定的，而显示面板上的数据线上负载电容的分布是较为均勻的，因此DAC的转化精度较高。这种DAC电路避免了复杂的电阻或者电容阵列的使用，用分时转换的方式实现数字信号向模拟信号的转变，降低了空间上的复杂度、节省了DAC实现的面积。图1为本发明一种实施例的显示装置的结构；图2为本发明实施例的TFTIXD面板的时序图；图3为本发明实施例的数据驱动电路的原理性电路结构；图4为本发明实施例一的DAC的原理框图；图5(a)为图4所示实施例的DAC的一种电路实现实例示意图；图5(b)为图5(a)所示电路的一种变形的电路示意图；图6为本发明实施例二的DAC的原理框图；图7为本发明实施例二的第一电压选择模块的电路实现实例示意图；图8为本发明实施例二的第二电压选择模块的电路实现实例示意图；图9为本发明实施例二的前!Bbit的电压选择模块的时序示意图；图10为本发明实施例二的电压细分模块的电路实现实例示意图；图11为本发明实施例二的后!Bbit的电压细分模块的时序示意图；图12为图10所示电路的一种变形的电路示意图；图13为本发明另一种实施例的显示装置的结构；图14为图13所示实施例的TFTIXD面板的工作时序图；图15为图13所示实施例的DAC的一种电路实现实例示意图。具体实施例方式下面通过具体实施方式结合附图对本发明作进一步详细说明。本发明实施例提供的显示装置包括面板、栅极驱动电路(又称扫描驱动电路)和数据驱动电路(又称源极驱动电路)，其中，面板包括由多个像素构成的二维像素矩阵，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；数据驱动电路用于给数据线提供图像信号；栅极驱动电路用于给栅极扫描线提供扫描信号；其中，数据线分为N组(N为大于或等于2的正整数)，在第二方向上的同一行像素中，对应于同一分组的数据线的像素共用同一条栅极扫描线，从而同一行像素共需要N条栅极扫描线。第二方向上的同一行像素的栅极扫描时间因此被分为N部分，每部分栅极扫描时间对应于一组数据线，在某一部分栅极扫描时间内，与该部分栅极扫描时间对应的一组数据线上的像素被编程到相应的像素电压值，其余组的数据线上的像素保持原像素电压值不变。实施例中栅极驱动电路、数据驱动电路和二维像素矩阵均集成于面板，也就是说是在工艺上是一起制成的。以N=2为例，此时数据线分为奇数组和偶数组两组，奇数位上的像素连接到同一条栅极扫描线，偶数位上的像素连接到另一条栅极扫描线，第二方向上同一排像素的扫描时间包括第一分扫描时间和第二部分扫描时间，在第一部分扫描时间内，奇数位上的像素被编程到相应的像素电压值，偶数位上的像素保持原像素电压值不变，在第二部分扫描时间内，奇数位上的像素保持原像素电压不变，偶数位上的像素被编程到相应的像素电压值。如图1所示，显示装置10包括面板11、栅极驱动电路12、数据驱动电路13。面板11包括由多个二维像素单元14构成的二维像素阵列、以及与每个像素单元连接的第一方向(例如纵向)的多条数据线和第二方向(例如横向)的多条栅极扫描线。像素单元14包括像素TFT(图1所示标号15)、以及共同连接到同一电平Vcom的液晶电容(；。和存储电容Cs。栅极驱动电路12输出栅极扫描信号，通过栅极扫描线完成对像素阵列的逐行扫描；数据驱动电路13输出数据信号，通过数据线传输到对应的像素单元内以实现图像灰度，数据驱动电路13的具体实现参考下文所述。本实施例提供的显示装置中，面板的像素阵列中第二方向的同一行像素上，相邻的两个像素的栅极分别连接到两条栅极扫描线，如图1所示，第η行像素的栅极扫描线为Vgh^和Vg[n』两条，第η行像素中相邻的两个像素中的一个像素的栅极连接的栅极扫描线为Vgh^这条，另一个像素的栅极连接的栅极扫描线为Vg[n』这条，如此交替地连接；同理，对于第n+1行像素而言，其相邻两个像素中的一个像素的栅极连接到Vg[n+ia]这条栅极扫描线，另一个像素的栅极连接到vg[n+1,2]这条栅极扫描线。这与普通的有源TFTIXD显示装置不同；在普通的有源TFTIXD面板结构(称之为普通面板)中，面板的像素阵列中任一行上的所有像素的栅极连接到同一条栅极扫描线。实际上，每一条数据线上相当于分别耦合着一个负载电容，如图1所示的以虚线方式连接负载电容cD1、cD2、cD3、cD4等，一条数据线上的负载电容的构成包括栅极扫描线和数据线之间的交叠电容、像素TFT的漏电极和栅电极之间的过覆盖交叠电容、像素TFT的源电极和栅电极之间的本征电容等。一些实施例中，显示装置10可以是液晶显示器、有机发光显示器、电子纸显示器等，而对应的面板11可以是液晶显示面板(TFTIXD)、有机发光显示面板(TFT0LED)、电子纸显示面板(E-paper)等。这里以TFTIXD面板为例做说明，其他类型的面板依此类推。图2所示为TFTIXD面板的工作时序图。如图2所示，扫描第η行像素时，先进行扫描线为VgfcU的扫描然后再进行扫描线为vg[n,2]的扫描；也就是说，扫描一行像素的扫描时间被分为两个部分在第一部分行扫描时间(如图2所示的①)内，该被扫描行中奇数列的像素被编程到相应的像素电压值，偶数列像素保持原像素电压；在第二部分行扫描时间9(如图2所示的②)内，该被扫描行中偶数列的像素被编程到相应的像素电压值，奇数列像素保持原像素电压。因此，相比于普通的逐行扫描的有源TFTLCD面板，本发明显示装置实施例的TFTLCD面板的栅线数量变成为两倍，并且栅线的脉冲宽度是普通的逐行扫描的脉冲宽度的一半。可以理解，本发明显示装置中的栅线数量可以是普通面板的栅线数量的两倍，这里所指奇数列和偶数列是相对的，也可以是在第一部分行扫描时间内扫描偶数列，在第二部分行扫描时间内扫描奇数列。首先对一些术语进行说明。晶体管可以是场效应晶体管(FET)或者双极型晶体管(BJT)，且晶体管具有控制极、第一电流导通极和第二电流导通极。当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一、二电流导通极分别指双极型晶体管的集电极和发射极。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一、二电流导通极分别指场效应晶体管的漏极和源极。显示装置中的晶体管通常为薄膜晶体管(TFT)，此时，晶体管的控制极指的是薄膜晶体管的栅极，第一电流导通极指的是薄膜晶体管的漏极，第二电流导通极指的是薄膜晶体管的源极。图3所示为本发明数据驱动电路的原理性框图，包括移位寄存器(SR)、第一级锁存器(1stlatch)、第二级锁存器Qndlatch)和数字-模拟信号转换器(DAC)。移位寄存器SR接收列同步信号Hsy，产生数据采样信号；在数据采样信号的控制下，串行的数据信号转换成并行信号，存储在第一级锁存器中；在数据同步使能信号LE控制下，第一级锁存器中存储的数字信号并行且同步地转存到第二级锁存器；在DAC的作用下，数字信号转换为模拟信号，例如，以6bit的DAC为例，每六列数字信号转化为一个模拟信号输出；从DAC转换得到的模拟信号输送到面板上，成为面板上各像素的编程信号。关于移位寄存器SR和两级锁存器(即第一级锁存器和第二级锁存器)的实现，可采用现有能够实现移位寄存器和两级锁存器的电路，其具体电路为本领域技术人员所熟知，在此不作详细说明。以下结合图4-图12给出更为具体的实施例以对本发明实施例的DAC进行详细说明。实施例一如图4所示，为本实施例的DAC的原理框图，包括电压细分模块41，用于得到细致的模拟电压值以实现更多位数、更高分辨率的DAC转换。电压细分模块包括复位单元、解码预置位单元、解码单元和电荷共享单元；其中，复位单元将参考负载电容和转换负载电容的电位耦合到第一电压；解码预置位单元预先将参考负载电容置位为第一电压或第二电压；解码单元根据输入的数字信号的进行分时逐位转化以得到参考负载电容上的电位状态；电荷共享单元利用电荷重分配原理，将所述参考负载电容和转换负载电容进行转化，得到与输入的数字信号对应的模拟电压量。本实施例中第一电压为第一预设电压，是低电压如地电压；第二电压为第二预设电压，是高电压。以6bit的DAC为例，图5(a)为图4所示实施例的DAC的一种电路实现实例，包括复位单元51、解码预置位单元52、解码单元53和电荷共享单元M。复位单元51包括第一复位晶体管Tp8和第二复位晶体管Tp9；第一复位晶体管Td8和第二复位晶体管Td9的栅极耦合到复位控制信号&，第一复位晶体管Tp8的源极和第二复位晶体管Tp9的源极耦合到电压Vss，第一复位晶体管Tp8的漏极耦合到参考负载电容Cl，第二复位晶体管Tp9的漏极耦合到转换负载电容C2。可以理解，参考负载电容Cl和转换负载电容C2分别对应于图1所示显示面板中第一条数据线和第二条数据线上的负载电容Cdi和Cd2，也就是说，这里是以第一条数据线上的像素对应的数据驱动电路为例进行说明，其它条数据线上像素对应的数据驱动电路依此类推。解码预置位单元52至少包括第一解码预置位晶体管TP，第一解码预置位晶体管Tp的栅极耦合到解码预置位控制信号S5，其源极耦合到参考负载电容Cl，其漏极耦合到第二预设电压VDD。解码单元53至少包括6个解码组，每个解码组中包括一个解码控制晶体管和一个解码传输晶体管，即第一解码控制晶体管Tdi和第二解码传输晶体管Td2、第三解码控制晶体管Td3和第四解码传输晶体管TD4、第五解码控制晶体管Td5和第六解码传输晶体管Td6、第七解码控制晶体管Td7和第八解码传输晶体管Td8、第九解码控制晶体管Td9和第十解码传输晶体管Τ_、以及第十一解码控制晶体管Tdii和第十二解码传输晶体管TD12。在每对晶体管组中，解码控制晶体管的漏极耦合到参考负载电容Cl，其源极耦合到其对应的解码传输晶体管的漏极，而解码传输晶体管的源极耦合到电压Vss；每对晶体管组中的解码控制晶体管的栅极各自连接到对应的解码控制信号，即图示的S16、S15、S14、S13、S12、Sll；而解码传输晶体管的栅极则各自连接到对应的选择信号的反相信号，即图示的M,Μ,^。电荷共享单元M至少包括电荷共享晶体管τΡ7，电荷共享晶体管Tp7的栅极耦合到电荷再分配控制信号，其漏极耦合到参考负载电容Cl，其源极耦合到转换负载电容C2。采用本实施例的电路的工作过程可以分为两个阶段第一阶段为复位阶段，即参考负载电容Cl和转换负载电容C2的原有电压状态被清除，并且同时被充电到第一预设电压Vss；第二阶段为电荷循环阶段，其包括六个连续循环的阶段，即预先将一部分电荷存储在参考负载电容上，再根据输入的数字信号的值转换得到参考负载电容上存储的电荷，然后将参考负载电容和转换负载电容之间的电荷量进行再分配，使得参考负载电容和转换负载电容的电位达到相等的状态。这样连续循环几次后根据所输入的数字信号较为准确地转化得到模拟输出的电压。这种DAC中所有的晶体管只起到开关的作用，DAC的转换精度取决于相邻的奇数列和偶数列负载电容的比率(由于Cl=C2，所以转化比率为1/2)。由于显示面板本身的均勻性较高，再加上所利用的数据线是相邻的奇数列和偶数列，所以数据驱动电路的输出电压将较为精确。本实施例的一种变形实现如图5(b)所示，其与图5(a)的区别在于解码预置位单元是将参考负载电容Cl上的电荷清除，利用解码单元为参考负载电容Cl充上一定量的电荷实现数字信号到模拟信号的转换。本实施例中，电压细分模块采用的是电容循环的方式实现数字信号转化为模拟信号，利用面板上本有的负载电容，不需要额外的电容设计，因此电路面积得以减小。实施例二图6示意性地描述了本实施例的DAC的原理框图，包括电压选择模块61和电压细分模块62。电压选择模块61在第一组数字选择信号&is的作用下选择相应的参考电压源。由于电压细分模块62要用到较低的第一选择电压\和较高的第二选择电压VH，因此电压选择模块41包括产生第一选择电压\的第一电压选择模块和产生第二选择电压Vh的第二电压选择模块。电压细分模块62在第二组数字选择信号aiis的作用下产生输出电压\。该输出电压I的幅度介于第一选择电压\和第二选择电SVh之间。这里仍以6bit的DAC为例进行说明，电压选择模块用于实现前!Bbit的DAC，电压细分模块用于实现后!Bbit的DAC。本发明实施例中，第一电压选择模块和第二电压选择模块电路结构相同，不同在于供二者选择的参考电压源上有所不同。如图7所示，为本实施例中第二电压选择模块(产生第二选择电压Vh)的电路实现实例示意图。该电路具有三级(即图示71、72和73)分叉的结构，受第一组数字控制信号(blb3)及其反相信号控制，将八种参考电压源(VIV8)通过各晶体管选通到输出端口(即Vh)。三级开关模式下，电压选择模块完成3bit，电压细分模块也完成3bit，整体结构较为平衡。在缩短DAC转化时间，提高电压转化精度上有好处。应理解，虽然本实施例采用三级分叉结构，但理论上电压选择模块为两级分叉的结构也是可行的。第二电压选择模块的第一级选择开关阵列71包括第一晶体管Tm和第二晶体管Th2，受第一选择信号bl以及第一选择信号的反相信号^!控制；第一晶体管Thi的栅极耦合到第一选择信号bl的反相信号M,其漏极耦合到输出端VH，其源极耦合到第一级选择开关阵列的第一输入端N11；第二晶体管Th2的栅极耦合到第一选择信号bl，其漏极耦合到输出端VH，其源极耦合到第一级选择开关阵列的第二输入端N12。第二级选择开关阵列72包括四个晶体管Th3Th6，受第二选择信号1^2和第二选择信号的反相信号；^控制，其四个输入端口(N24)分别耦合到第三级选择开关阵列73的输出端，其两个输出端口分别耦合到第一级选择开关阵列71的两个输入端口(N11和N12)；具体地，第三晶体管Th3的栅极和第五晶体管Th5的栅极耦合到第二选择信号的反相信号第四晶体管Th4的栅极和第六晶体管Th6的栅极耦合到第二选择信号1^2，第三晶体管Th3的漏极和第四晶体管Th4的漏极耦合到第一级选择开关阵列71的第一输入端N11,第五晶体管Th5的漏极和第六晶体管Th6的漏极耦合到第一级选择开关阵列71的第二输入端N12，第三晶体管Th3的源极、第四晶体管Th4的源极、第五晶体管Th5的源极和第六晶体管Th6晶体管的源极分别耦合到第三级选择开关阵列73的第一输出端R1、第二输出端^、第三输出端N23、第四输出端N24。第三级选择开关阵列73包括即第七晶体管Th7、第八晶体管Th8、第九晶体管Th9、第十晶体管TH1(I、第十一晶体管TH11、第十二晶体管TH12、第十三晶体管Th13和第十四晶体管Thi4，受第三选择信号b3和第三选择信号的反相信号&控制，其四个输出端口分别耦合到第二级选择开关阵列72的四个输入(N24),其八个输入端口分别耦合到第一至第八参考电压源(VIV8)，具体地，第七晶体管Th7的栅极、第九晶体管Th9的栅极、第十一晶体管Thii的栅极和第十三晶体管Tm3的栅极均耦合到第三选择信号的反相信号;^,第八晶体管Th8的栅极、第十晶体管Thici的栅极、第十二晶体管Th12的栅极和第十四晶体管Tm4的栅极均耦合到第三选择信号b3，第七晶体管Th7的漏极和第八晶体管Th8的漏极耦合到第三级选择开关阵列的第一输出端，第九晶体管Th9的漏极和第十晶体管Thici的漏极耦合到第三级选择开关阵列的第二输出端，第十一晶体管Tmi的漏极和第十二晶体管Tm2的漏极耦合到第三级选择开关阵列的第三输出端，第十三晶体管Th13的漏极和第十四晶体管Tm4的漏极耦合到第三级选择开关阵列的第四输出端，第七晶体管Th7的源极耦合到第一参考电压源Vl，第八晶体管Th8的源极耦合到第二参考电压源V2，第九晶体管Th9的源极耦合到第三参考电压源V3，第十晶体管Thici的源极耦合到第四参考电压源V4，第十一晶体管Thii的源极耦合到第五参考电压源V5，第十二晶体管Th12的源极耦合到第六参考电压源V6，第十三晶体管Th13的源极耦合到第七参考电压源V7，第十四晶体管Tm4的源极耦合到第八参考电压源V8。图8是与图7相应的第一电压选择模块(产生第一选择电压的实际电路示意图。同样地，该电路具有三级分叉的结构8183，且由一组数字控制信号blb3及其反相信号控制，将八种参考电压源VOV7选通到输出端口\。第一电压选择模块在电路布置上完全同于图7所示第二电压选择模块的电路，不同之处在于八种参考电压源的布置上，第一电压选择模块的八种参考电压是VOV7，而第二电压选择模块中的八种参考电压是VlV8。这里参考电压源的选择是根据液晶或者OLED的驱动电压来定的。根据液晶的电光特性曲线，例如其在05V内有较好的响应，则V8=5，VO=0，VlV7是根据一定规律分布于05V的一些电压值。实际VOV8的选择是根据05V的非线性插值。VOV8的具体取值要经过gamma校正，以符合人眼的视觉特性。图9是前!Bbit的电压选择模块的时序示意图。电压选择模块输出的模拟值与数字量对应。例如，如图9所示，在一行扫描时间内，若当前三位数字选择信号bll32b3的值为101，图7所示的第二电压选择模块中，晶体管TH2、TH5和Th12为开启状态，第二电压选择模块的输出端口输出第六参考电压V6；对应的图8所示的第一电压选择电路的输出端口输出第五参考电压V5。因此，根据电压选择模块的工作原理，可以得到_6]Vh=---Vdd⑴_7]Vl=---Vdd⑵其中，bl、l32和b3分别为最高有效位(MSB,mostsignificantbit)、第二高有效位和第三高有效位，Vdd是满幅度电压值。应该注意到经过第一电压选择模块和第二电压选择模块，输出的模拟信号仅是初步的DAC转换的结果。换言之，最终转换得到的模拟输出电压值\满足Vl<V0<Vh(3)实际上，前三位数字选择信号bll32b3转换为Vh或者\都需要一定的稳定时间(Ts,settlingtime)。假定Vh或者Vl端的寄生电容值为CP，blb2b3的值为101时，则Ts的估计表达式为Ts=2.2CP(RTH2+RTH5+RTH12)(4)由公式(4)可知，虽然理论上可以用更多的晶体管采用更复杂的电压选择器电路实现更多位的DAC转变，但是实际上多位的电压选择器DAC存在以下弊端1、驱动能力太弱TS由于更多的转换位数会显著地增加，以至于在一个行线时间内无法完成DAC的转换。2、晶体管数量成几何级数地增加，信号线的负载电容增加，给外部电路带来沉重负担。3、整体的数据驱动器将占用很大的面积。为了实现更多位数、分辨率更高的DAC转换，本实施例在第一电压选择电路和第二电压选择电路输出结果后进一步地细分，即在第一电压\和第二电压间转换得到更细致的模拟电压值。图10是本实施例电压细分模块的电路实现实例，包括复位单元1001、解码预置位单元1002、解码单元1003和电荷共享单元1004。复位单元1001包括第一复位晶体管Td8和第二复位晶体管Td9；第一复位晶体管Td8和第二复位晶体管Td9的栅极耦合到复位控制信号S0，第一复位晶体管Td8和第二复位晶体管Td9的源极耦合到第一选择电压\，第一复位晶体管Td8的漏极耦合到参考负载电容Cl，第二复位晶体管Td9的漏极耦合到转换负载电容C2。解码预置位单元1002至少包括第一解码预置位晶体管TP，第一解码预置位晶体管Tp的栅极耦合到解码预置位控制信号S5，其源极耦合到参考负载电容Cl，其漏极耦合到第二选择电压VH。解码单元1003至少包括3对晶体管组，即即第一解码控制晶体管Tdi和第二解码传输晶体管Td2、第三解码控制晶体管Td3和第四解码传输晶体管TD4、第五解码控制晶体管Td5和第六解码传输晶体管TD6。在每对晶体管组中，解码控制晶体管的漏极耦合到参考负载电容Cl，其源极耦合到其对应的解码传输晶体管的漏极，而解码传输晶体管的源极耦合到第一选择电压\；每对晶体管组中的解码控制晶体管的栅极各自连接到对应的解码控制信号，即图示的Si、S2、S3；而解码传输晶体管的栅极则各自连接到对应的选择信号的反相信号，即图示的M、bl^&。例如，第一解码控制晶体管Tdi的栅极耦合到解码控制信号Si，其漏极耦合到参考负载电容Cl，其源极耦合到第二解码传输晶体管Td2的漏极。第二解码传输晶体管Td2的栅极耦合到第四选择信号b4，其源极耦合到第一选择电压\。电荷共享单元1004至少包括第一电荷再分配晶体管TD7。第一电荷再分配晶体管Td7的栅极耦合到电荷再分配控制信号S4，其漏极耦合到参考负载电容Cl，其源极耦合到转换负载电容C2。图9是图10所示电压细分模块的时序图。电压细分模块的工作过程可以分为两个阶段阶段1是复位阶段，参考负载电容Cl和转换负载电容C2的原有的电压状态被清除，并且同时被充电到第一选择电压\的过程称为复位过程。复位控制信号SO和S4为高电平，S5、SlS3是低电平。从而，复位单元中的第一复位晶体管Td8和第二复位晶体管Td9均为开启状态，同时由S5、SlS3控制的晶体管均为关闭状态。因此参考负载电容Cl和转换负载电容C2均被充电到第二选择电压VH。阶段2是电荷循环DAC阶段，包括了三个连续循环的阶段，即阶段2A(解码预置位阶段)、阶段2B(解码放电阶段)和阶段2C(电荷共享阶段)。阶段2A(解码预置位阶段)指预先将一部分电荷存储在参考负载电容上或将参考负载电容的电压置位为第一电压的过程，而预存的这部分电荷将提供给后面提到的解码和电荷共享过程。解码预置位控制信号S5为高电平，SOS4均为低电平。从而，第一解码预置位晶体管Tp为开启状态，同时由SOS4信号控制的其余晶体管为关闭状态。因此，参考负载电容Cl预先充电到VH。Cl上新存储的电容量达到ClX(Vh-VJ，这部分电容最终是否被释放取决于解码放电阶段。为方便说明，记为AV=Vh-Vl(5)阶段2B(解码阶段)指根据输入数字信号的值转化得到负载电容上存储电荷量的过程。解码阶段发生于解码预置位阶段之后，预存储电荷的保存与否取决于输入数字信号为高电平或者低电平。例如，解码控制信号Sl为高电平，SO，S2S5为低电平。从而，第一解码晶体管控制晶体管TDl为开启。该解码电路能够根据数字信号的不同而决定参考负载电容Cl上的预充电荷的存储状态。若数字控制信号b4为高电平，则Cl的电位被拉低到第一电压\，Cl上预存储的电容量ClX(Vh-VJ被释放。否则，Cl上保持着第二电压VH。阶段2C(电荷共享阶段)电荷共享阶段发生于解码阶段之后。在电荷共享阶段，参考负载电容Cl和转换负载电容C2之间的电荷量发生再分配。在电荷分享阶段，电荷再分配控制信号S4为高电平，其余信号SOS3和S5为低电平。因此，电荷再分配晶体管Td7为开启，参考负载电容Cl和转换负载电容C2的电位将达到相等的状态VJn]。经历电荷分享阶段后，输出电位的值不仅与先前一次的DAC转换得到的电位值VJn-I](历史状态)有关，而且与本次的数字量输入值有关。根据电荷守恒定律，可以得到权利要求1.一种显示装置，包括面板，所述面板包括由多个像素构成的二维像素矩阵，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；其特征在于，还包括栅极驱动电路和数据驱动电路；所述数据驱动电路用于给所述数据线提供图像信号；所述栅极驱动电路用于给所述栅极扫描线提供扫描信号；其中，所述多条数据线分为N组，N为大于或者等于2的正整数，在所述第二方向上的同一行像素中，对应于同一分组的数据线的像素共用同一条栅极扫描线；所述第二方向上同一行像素的栅极扫描时间分为N部分，每部分栅极扫描时间对应于一组数据线，在其中一部分栅极扫描时间内，与该部分栅极扫描时间对应的一组数据线上的像素被编程到相应的像素电压值，其余组的数据线上的像素保持原像素电压值不变。2.如权利要求1所述的显示装置，其特征在于，所述数据驱动电路包括移位寄存器、锁存器、数字-模拟信号转换器；所述移位寄存器用于产生移位寄存信号；所述锁存器用于在移位寄存信号的控制下，接收串行输入的数字信号，将所述串行输入的数字信号转换为并行数字信号，并在锁存使能信号的控制下，同步输出所述并行数字信号；所述数字-模拟信号转换器包括电压细分模块，所述电压细分模块包括复位单元，用于清除与DAC连接的参考负载电容和转换负载电容的原有电压状态，并将所述参考负载电容和转换负载电容充电到第一电压；解码预置位单元，用于预先将参考负载电容置位为第一电压或第二电压；解码单元，用于根据所述锁存器并行输出的数字信号进行分时逐位转化以得到参考负载电容上的电位状态；电荷共享单元，利用电荷重分配原理，根据所述参考负载电容和转换负载电容的比率，转化得到与所述锁存器并行输出的数字信号相对应的模拟电压量。3.如权利要求2所述的显示装置，其特征在于，所述复位单元包括第一复位晶体管和第二复位晶体管；第一复位晶体管的控制极和第二复位晶体管的控制极均耦合到复位控制信号，第一复位晶体管的第二电流导通极和第二复位晶体管的第二电流导通极耦合到所述第一电压，第一复位晶体管的第一电流导通极耦合到所述参考负载电容，第二复位晶体管的第一电流导通极耦合到所述转换负载电容。4.如权利要求2或3所述的显示装置，其特征在于，所述解码预置位单元包括第一解码预置位晶体管，第一解码预置位晶体管的控制极耦合到解码预置位控制信号，其第二电流导通极耦合到所述参考负载电容，其第一电流导通极耦合到所述第二电压。5.如权利要求2-4任一项所述的显示装置，其特征在于，所述电荷共享单元包括电荷共享晶体管，电荷共享晶体管的控制极耦合到电荷再分配控制信号，其第一电流导通极耦合到所述参考负载电容，其第二电流导通极耦合到所述转换负载电容。6.如权利要求2-5任一项所述的显示装置，其特征在于，所述解码单元包括并联的至少一个解码组，每个解码组包括解码控制晶体管和解码传输晶体管；所述解码控制晶体管和所述解码传输晶体管串联，所述解码控制晶体管的控制极耦合到解码控制信号，所述解码传输晶体管的控制极耦合到选择信号或者选择信号的反相信号；所述解码组的一端耦合到所述参考负载电容，另一端耦合到所述第一电压。7.如权利要求6所述的显示装置，其特征在于，所述解码单元包括三个解码组，第一个解码组包括第一解码控制晶体管和第二解码传输晶体管，第二个解码组包括第三解码控制晶体管和第四解码传输晶体管，第三个解码组包括第五解码控制晶体管和第六解码传输晶体管，所述第一解码控制晶体管的第一电流导通极、所述第三解码控制晶体管的第一电流导通极和所述第五解码控制晶体管的第一电流导通极均耦合到所述参考负载电容，所述第一解码控制晶体管的第二电流导通极耦合到第二解码传输晶体管的第一电流导通极，所述第三解码控制晶体管的第二电流导通极耦合到第四解码传输晶体管的第一电流导通极，所述第五解码控制晶体管的第二电流导通极耦合到第六解码传输晶体管的第一电流导通极，所述第二解码传输晶体管的第二电流导通极、所述第四解码传输晶体管的第二电流导通极和所述第六解码传输晶体管的第二电流导通极均耦合到所述第一电压；所述第一解码控制晶体管的控制极耦合到第一解码控制信号，所述第三解码控制晶体管的控制极耦合到第二解码控制信号，所述第五解码控制晶体管的控制极耦合到第三解码控制信号，所述第二解码传输晶体管的控制极耦合到第一选择信号的反相信号，所述第四解码传输晶体管的控制极耦合到第二选择信号的反相信号，所述第六解码传输晶体管的控制极耦合到第三选择信号的反相信号；或者，所述解码单元包括六个解码组，第一个解码组包括第一解码控制晶体管和第二解码传输晶体管，第二个解码组包括第三解码控制晶体管和第四解码传输晶体管，第三个解码组包括第五解码控制晶体管和第六解码传输晶体管，第四个解码组包括第七解码控制晶体管和第八解码传输晶体管，第五个解码组包括第九解码控制晶体管和第十解码传输晶体管，第六个解码组包括第十一解码控制晶体管和第十二解码传输晶体管，所述第一解码控制晶体管的第一电流导通极、所述第三解码控制晶体管的第一电流导通极、所述第五解码控制晶体管的第一电流导通极、所述第七解码控制晶体管的第一电流导通极和所述第九解码控制晶体管的第一电流导通极均耦合到所述参考负载电容，所述第一解码控制晶体管的第二电流导通极耦合到第二解码传输晶体管的第一电流导通极，所述第三解码控制晶体管的第二电流导通极耦合到第四解码传输晶体管的第一电流导通极，所述第五解码控制晶体管的第二电流导通极耦合到第六解码传输晶体管的第一电流导通极，所述第七解码控制晶体管的第二电流导通极耦合到第八解码传输晶体管的第一电流导通极，所述第九解码控制晶体管的第二电流导通极耦合到第十解码传输晶体管的第一电流导通极，所述第十一解码控制晶体管的第二电流导通极耦合到第十二解码传输晶体管的第一电流导通极，所述第二解码传输晶体管的第二电流导通极、所述第四解码传输晶体管的第二电流导通极、所述第六解码传输晶体管的第二电流导通极、所述第八解码传输晶体管的第二电流导通极、所述第十解码传输晶体管的第二电流导通极和所述第十二解码传输晶体管的第二电流导通极均耦合到所述第一电压；所述第一解码控制晶体管的控制极耦合到第一解码控制信号，所述第三解码控制晶体管的控制极耦合到第二解码控制信号，所述第五解码控制晶体管的控制极耦合到第三解码控制信号，所述第七解码控制晶体管的控制极耦合到第四解码控制信号，所述第九解码控制晶体管的控制极耦合到第五解码控制信号，所述第十一解码控制晶体管的控制极耦合到第六解码控制信号，所述第二解码传输晶体管的控制极耦合到第一选择信号的反相信号，所述第四解码传输晶体管的控制极耦合到第二选择信号的反相信号，所述第六解码传输晶体管的控制极耦合到第三选择信号的反相信号，所述第八解码传输晶体管的控制极耦合到第四选择信号的反相信号，所述第十解码传输晶体管的控制极耦合到第五选择信号的反相信号，所述第十二解码传输晶体管的控制极耦合到第六选择信号的反相信号。8.如权利要求2-7任一项所述的显示装置，其特征在于，所述第一电压包括第一预设电压或第一选择电压，所述第二电压包括第二预设电压或第二选择电压；所述数字-模拟信号转换器还包括用于产生第一选择电压和第二选择电压的电压选择模块；所述电压选择模块包括第一级选择开关阵列、第二级选择开关阵列和第三级选择开关阵列；第一级选择开关阵列包括第一晶体管和第二晶体管；第一晶体管的控制极耦合到第一选择信号的反相信号，其第一电流导通极耦合到电压选择电路的输出端，其第二电流导通极耦合到第一级选择开关阵列的第一输入端；第二晶体管的控制极耦合到第一选择信号，其第一电流导通极耦合到电压选择电路的输出端，其第二电流导通极耦合到所述第一级选择开关阵列的第二输入端；第二级选择开关阵列包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；第三晶体管的控制极和第五晶体管的控制极均耦合到第二选择信号的反相信号，第四晶体管的控制极和第六晶体管的控制极均耦合到第二选择信号，第三晶体管的第一电流导通极和第四晶体管的第一电流导通极均耦合到第一级选择开关阵列的第一输入端，第五晶体管的第一电流导通极和第六晶体管的第一电流导通极均耦合到第一级选择开关阵列的第二输入端，第三晶体管的第二电流导通极耦合到第三级选择开关阵列的第一输出端，第四晶体管的第二电流导通极耦合到第三级选择开关阵列的第二输出端，第五晶体管的第二电流导通极耦合到第三级选择开关阵列的第三输出端，第六晶体管的第二电流导通极耦合到第三级选择开关阵列的第四输出端；第三级选择开关阵列包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；第七晶体管的控制极、第九晶体管的控制极、第十一晶体管的控制极和第十三晶体管的控制极均耦合到第三选择信号的反相信号，第八晶体管的控制极、第十晶体管的控制极、第十二晶体管的控制极和第十四晶体管的控制极均耦合到第三选择信号，第七晶体管的第一电流导通极和第八晶体管的第一电流导通极耦合到第三级选择开关阵列的第一输出端，第九晶体管的第一电流导通极和第十晶体管的第一电流导通极耦合到第三级选择开关阵列的第二输出端，第十一晶体管的第一电流导通极和第十二晶体管的第一电流导通极耦合到第三级选择开关阵列的第三输出端，第十三晶体管的第一电流导通极和第十四晶体管的第一电流导通极耦合到第三级选择开关阵列的第四输出端；其中，为产生所述第二选择电压，第七晶体管的第二电流导通极耦合到第一参考电压源，第八晶体管的第二电流导通极耦合到第二参考电压源，第九晶体管的第二电流导通极耦合到第三参考电压源，第十晶体管的第二电流导通极耦合到第四参考电压源，第十一晶体管的第二电流导通极耦合到第五参考电压源，第十二晶体管的第二电流导通极耦合到第六参考电压源，第十三晶体管的第二电流导通极耦合到第七参考电压源，第十四晶体管的第二电流导通极耦合到第八参考电压源；为产生所述第一选择电压，第七晶体管的第二电流导通极耦合到第九参考电压源，第八晶体管的第二电流导通极耦合到第一参考电压源，第九晶体管的第二电流导通极耦合到第二参考电压源，第十晶体管的第二电流导通极耦合到第三参考电压源，第十一晶体管的第二电流导通极耦合到第四参考电压源，第十二晶体管的第二电流导通极耦合到第五参考电压源，第十三晶体管的第二电流导通极耦合到第六参考电压源，第十四晶体管的第二电流导通极耦合到第七参考电压源。9.如权利要求1-8任一项所述的显示装置，其特征在于，所述栅极驱动电路、所述数据驱动电路和所述二维像素矩阵集成于所述面板。10.一种数据驱动电路，包括移位寄存器和锁存器，所述移位寄存器用于产生移位寄存信号，所述锁存器用于在移位寄存信号的控制下，接收串行输入的数字信号，将所述串行输入的数字信号转换为并行数字信号，并在锁存使能信号的控制下，同步输出所述并行数字信号；其特征在于，还包括数字-模拟信号转换器，所述数字-模拟信号转换器包括电压细分模块，所述电压细分模块包括复位单元，用于清除与DAC连接的负载电容的原有电压状态，并将参考负载电容和转换负载电容充电到第一电压；解码预置位单元，用于预先将参考负载电容置位为第一电压或第二电压；解码单元，用于根据所述锁存器并行输出的数字信号进行分时逐位转化以得到参考负载电容上的电位状态；电荷共享单元，利用电荷重分配原理，根据所述参考负载电容和转换负载电容的比率，转化得到与所述锁存器并行输出的数字信号对应的模拟电压量。11.如权利要求10所述的数据驱动电路，其特征在于，所述复位单元包括第一复位晶体管和第二复位晶体管；第一复位晶体管的控制极和第二复位晶体管的控制极均耦合到复位控制信号，第一复位晶体管的第二电流导通极和第二复位晶体管的第二电流导通极耦合到所述第一电压，第一复位晶体管的第一电流导通极耦合到所述参考负载电容，第二复位晶体管的第一电流导通极耦合到所述转换负载电容；所述解码预置位单元包括第一解码预置位晶体管，第一解码预置位晶体管的控制极耦合到解码预置位控制信号，其第二电流导通极耦合到所述参考负载电容，其第一电流导通极耦合到所述第二电压；所述电荷共享单元包括电荷共享晶体管，电荷共享晶体管的控制极耦合到电荷再分配控制信号，其第一电流导通极耦合到所述参考负载电容，其第二电流导通极耦合到所述转换负载电容；所述解码单元包括并联的至少一个解码组，每个解码组包括解码控制晶体管和解码传输晶体管；所述解码控制晶体管和所述解码传输晶体管串联，所述解码控制晶体管的控制极耦合到解码控制信号，所述解码传输晶体管的控制极耦合到选择信号或者选择信号的反相信号；所述解码组的一端耦合到所述参考负载电容，另一端耦合到所述第一电压。12.如权利要求10或11所述的数据驱动电路，其特征在于，所述第一电压包括第一预设电压或第一选择电压，所述第二电压包括第二预设电压或第二选择电压；所述数字-模拟信号转换器还包括用于产生第一选择电压和第二选择电压的电压选择模块；所述电压选择模块包括第一级选择开关阵列、第二级选择开关阵列和第三级选择开关阵列；第一级选择开关阵列包括第一晶体管和第二晶体管；第一晶体管的控制极耦合到第一选择信号的反相信号，其第一电流导通极耦合到电压选择电路的输出端，其第二电流导通极耦合到第一级选择开关阵列的第一输入端；第二晶体管的控制极耦合到第一选择信号，其第一电流导通极耦合到电压选择电路的输出端，其第二电流导通极耦合到所述第一级选择开关阵列的第二输入端；第二级选择开关阵列包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；第三晶体管的控制极和第五晶体管的控制极均耦合到第二选择信号的反相信号，第四晶体管的控制极和第六晶体管的控制极均耦合到第二选择信号，第三晶体管的第一电流导通极和第四晶体管的第一电流导通极均耦合到第一级选择开关阵列的第一输入端，第五晶体管的第一电流导通极和第六晶体管的第一电流导通极均耦合到第一级选择开关阵列的第二输入端，第三晶体管的第二电流导通极耦合到第三级选择开关阵列的第一输出端，第四晶体管的第二电流导通极耦合到第三级选择开关阵列的第二输出端，第五晶体管的第二电流导通极耦合到第三级选择开关阵列的第三输出端，第六晶体管的第二电流导通极耦合到第三级选择开关阵列的第四输出端；第三级选择开关阵列包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管和第十四晶体管；第七晶体管的控制极、第九晶体管的控制极、第十一晶体管的控制极和第十三晶体管的控制极均耦合到第三选择信号的反相信号，第八晶体管的控制极、第十晶体管的控制极、第十二晶体管的控制极和第十四晶体管的控制极均耦合到第三选择信号，第七晶体管的第一电流导通极和第八晶体管的第一电流导通极耦合到第三级选择开关阵列的第一输出端，第九晶体管的第一电流导通极和第十晶体管的第一电流导通极耦合到第三级选择开关阵列的第二输出端，第十一晶体管的第一电流导通极和第十二晶体管的第一电流导通极耦合到第三级选择开关阵列的第三输出端，第十三晶体管的第一电流导通极和第十四晶体管的第一电流导通极耦合到第三级选择开关阵列的第四输出端；其中，为产生所述第二选择电压，第七晶体管的第二电流导通极耦合到第一参考电压源，第八晶体管的第二电流导通极耦合到第二参考电压源，第九晶体管的第二电流导通极耦合到第三参考电压源，第十晶体管的第二电流导通极耦合到第四参考电压源，第十一晶体管的第二电流导通极耦合到第五参考电压源，第十二晶体管的第二电流导通极耦合到第六参考电压源，第十三晶体管的第二电流导通极耦合到第七参考电压源，第十四晶体管的第二电流导通极耦合到第八参考电压源；为产生所述第一选择电压，第七晶体管的第二电流导通极耦合到第九参考电压源，第八晶体管的第二电流导通极耦合到第一参考电压源，第九晶体管的第二电流导通极耦合到第二参考电压源，第十晶体管的第二电流导通极耦合到第三参考电压源，第十一晶体管的第二电流导通极耦合到第四参考电压源，第十二晶体管的第二电流导通极耦合到第五参考电压源，第十三晶体管的第二电流导通极耦合到第六参考电压源，第十四晶体管的第二电流导通极耦合到第七参考电压源。全文摘要本发明公开了一种显示装置及其采用的数据驱动电路，其中显示装置包括面板、栅极驱动电路和数据驱动电路；所述面板包括由多个像素构成的二维像素矩阵，以及与每个像素相连的第一方向的多条数据线和第二方向的多条栅极扫描线；所述数据驱动电路用于给所述数据线提供图像信号；所述栅极驱动电路用于给所述栅极扫描线提供扫描信号；其中，数据线分为N组，对应于同一分组的数据线共用同一条栅极扫描线。本发明由于DAC中所有的晶体管只起到开关的作用，DAC的精度是由相邻数据线上的负载电容的比率来确定的，而显示面板上相邻数据线上的负载电容的比率通常是较为精确的，因此，数据驱动电路的输出电压将较为精确。文档编号G09G3/36GK102436796SQ20111042636公开日2012年5月2日申请日期2011年12月19日优先权日2011年12月19日发明者刘晓明,廖聪维,张盛东,陈韬申请人:北京大学深圳研究生院