专利名称：像素电路的驱动方法
技术领域：
本发明涉及一种像素电路的驱动方法，特别是涉及一种驱动次数不完全相同的像素电路的驱动方法。
背景技术：
目前常用在平面显示器中的像素电路，都是利用电容储存不同的数据电压而引致不同的光学亮度表现。然而，随着解析度的上升，各像素之间因为数据电压变化而通过电容耦合效应所彼此造成的影响也越来越大。如图I所示，其为一种常用的平面显示器的像素电路排列方式示意图。其中，像素电路R1与G1同时电性耦接至数据线D1,且栅极线S1控制像素电路R1从数据线D1接收显示数据，而栅极线S2则控制像素电路G1从数据线D1接收显示数据。类似的，像素电路B1与 R2、像素电路G2与B2、像素电路G3与B3、像素电路R3与G4,以及像素电路B4与R4等，分别两两电性耦接至同一条数据线(Dp D2或D3),且电性耦接至同一条数据线的两个像素电路受不同的栅极线所控制而从数据线接收显示数据。栅极线的扫瞄顺序一般都是由上至下，也就是先扫瞄栅极线S1，之后分别是依序扫瞄栅极线s2、S3乃至于栅极线S4。因此，一开始会由像素电路Rp B1与G2接收显示数据， 接下来则会由像素电路Gp R2与B2接收显示数据，再之后则是像素电路G3、R3与B4接收显示数据，最后再由像素电路B3、G4与R4接收显示数据。以同样接收绿色显示数据的像素电路Gp G2, G3与G4来看，若以同样的显示数据提供给像素电路Gp G2, G3与G4,则像素电路G2 与匕会因为受到像素电路民与^充电时的电容耦合效应的影响而改变所储存的显示数据， 而像素电路G1与匕则没有受到这样的影响。如此，则会在整体画面上产生亮度不均匀的现象。
发明内容
本发明的目的之一就是在提供一种像素电路的驱动方法，其可降低因电荷耦合效应而产生的亮度不均匀的现象。本发明提出一种像素电路的驱动方法，其适于驱动分别电性耦接至第一与第二栅极线上的第一与第二像素电路，且第一像素电路在第二像素电路之前接收用于显示的显示数据。此驱动方法在一帧中仅提供一个第一致能脉冲至第一栅极线，并在同一帧中提供一个第二致能脉冲与一个第三致能脉冲至第二栅极线。前述的第二致能脉冲的致能起始时间在第一致能脉冲的致能时间区段之内，且第三致能脉冲的致能时间区段在第一致能脉冲与第二致能脉冲的致能时间区段之后。在本发明的较佳实施例中，上述的第一栅极线被设置为与第二栅极线相邻，而第一像素电路与第二像素电路的极性变化则符合行反转的操作模式。在本发明的另一较佳实施例中，在提供第一致能脉冲至第一栅极线后，先致能其他三条栅极线再提供第三致能脉冲至第二栅极线。更进一步地，此时的第一像素电路与第二像素电路的极性变化符合点反转的操作模式。在本发明的另一较佳实施例中，还以第三栅极线控制第三像素电路接收数据，并以第四栅极线控制第四像素电路接收数据。第三像素电路在第四像素电路之前接收用于显示的显示数据。而前述的驱动方法进一步在同一帧中提供第四致能脉冲与第五致能脉冲至第三栅极线，并在此帧中提供第六致能脉冲、第七致能脉冲及第八致能脉冲至第四栅极线。 其中，第四致能脉冲的致能起始时间在第一致能脉冲的致能时间区段中，第五致能脉冲的致能时间区段在第三致能脉冲的致能时间区段之后，第六致能脉冲的致能起始时间在第三致能脉冲的致能时间区段之内，第七致能脉冲的致能起始时间在第五致能脉冲的致能时间区段之内，且第八致能脉冲的致能时间区段在第五致能脉冲的致能时间区段之后。在本发明的另一较佳实施例中，同样以第三栅极线控制第三像素电路是否接收数据，并以第四栅极线控制第四像素电路是否接收数据。第三像素电路在第四像素电路之前接收用于显示的显示数据。而此时前述的驱动方法进一步在同一帧中提供第四致能脉冲与第五致能脉冲至第三栅极线，并在此帧中提供第六致能脉冲、第七致能脉冲及第八致能脉冲至第四栅极线。其中，第四致能脉冲的致能起始时间在第一致能脉冲的致能时间区段中， 第五致能脉冲的致能时间区段在第一致能脉冲的致能时间区段之后，第六致能脉冲的致能起始时间在第五致能脉冲的致能时间区段之内，第七致能脉冲的致能起始时间在第三致能脉冲的致能时间区段之内，且第八致能脉冲的致能时间区段在第三致能脉冲的致能时间区段之后。 在本发明的一个较佳实施例中，前述的驱动方法在每一帧中皆被执行。本发明采用部分栅极线不等量致能次数的驱动方法，先对部分像素电路进行预充电。藉此，这些被预充电的部分像素电路在后续要被写入显示数据的时候的电压变化可以被减少，并据此降低这一部分的像素电路对于其他像素电路的电荷耦合效应，提升整体显示时的亮度均匀性。为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例， 并结合附图详细说明如下。
图I为一种常用的平面显示器的像素电路排列方式示意图。图2A为根据本发明一实施例的施行步骤流程图。图2B为根据本发明一实施例的第一致能脉冲与第二致能脉冲的时序图。图3为根据本发明一实施例的像素电路的驱动方法所产生的驱动波形时序图。图4为半源驱动(Half Source Driving,HSD)显示面板的像素电路排列架构示意图。图5为根据本发明另一实施例的像素电路的驱动方法所产生的驱动波形时序图。图6为根据本发明的一较佳实施例的像素电路的驱动方法所产生的驱动波形时序图。图7A为数据极性反转方式是两点反转方式时，在其中一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图7B为图7A的前一帧或后一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图8A为数据极性反转方式是行反转方式时，在其中一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图8B为图8A的前一帧或后一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图9A为数据极性反转方式是另一种两点反转方式时，在其中一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图9B为图9A的前一帧或后一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图IOA为数据极性反转方式是点反转方式时，在其中一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图IOB为图IOA的前一帧或后一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图IlA为数据极性反转方式是列反转方式时，在其中一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。图IIB为图IlA的前一帧或后一帧的显示时间内的各像素电路中的显示数据电位极性的示意图。附图符号说明B1 B5、G1 G5, R1 R5 :像素电路D1 D3、Dm、Dm+1 :数据线GS1' GS21 GS26、GSn GSn+7 :讯号P1^ P11 P16、P21 P26、P31 P36、P231 > P25I > P26I P264 :致能脉冲S1 S8 :栅极线S200 S210 :本发明一实施例的施行步骤Vsync :垂直同步讯号
具体实施例方式请参照图2A，其为根据本发明一实施例的施行步骤流程图。在本实施例中所述的驱动方法适于驱动第一与第二像素电路，且其中第一像素电路电性耦接至第一栅极线，第二像素电路电性耦接至第二栅极线，第一像素电路在第二像素电路之前接收用于显示的显示数据。本实施例在一帧中仅提供一个致能脉冲(为方便区别，后称为第一致能脉冲)至第一栅极线(步骤S200)，并在同一帧中提供两个致能脉冲(为方便区别，依照提供的顺序在之后分别称为第二致能脉冲与第三致能脉冲)至第二栅极线(步骤S210)。在此处，第二致能脉冲的致能起始时间在第一致能脉冲的致能时间区段之内，且第三致能脉冲的致能时间区段在第一致能脉冲与第二致能脉冲的致能时间区段之后。请见图2B，其为根据本发明一实施例的第一致能脉冲与第二致能脉冲的时序图。讯号GS1表示在一个帧的时间里面提供给第一栅极线的讯号，讯号GS21 GS26则表示在同一个帧的时间里面可能提供给第二栅极线的讯号的几种可能内容。如图所示，在讯号GS21 GS23之中，第二致能脉冲P21、P22及P23会与提供至第一栅极线的唯一一个脉冲(也就是第一致能脉冲)P1在同一个时间点一起被致能；而在讯号GS24 GS26之中，第二致能脉冲P24、P25与P26则比第一致能脉冲P1更晚被致能，但在此同时，第二致能脉冲P24、P25与P26会在第一致能脉冲P1 结束之前被致能。无论第二致能脉冲P21 P26的致能起始时间为何，其致能结束时间可以有各种不同的设计方式。例如，可以在第一致能脉冲结束之前结束第二致能脉冲，就像是讯号GS21与 GS24中的第二致能脉冲P21与P24 ;或者可以在第一致能脉冲结束的同时结束第二致能脉冲， 就像是讯号GS22与GS25中的第二致能脉冲P22与P25 ;又或者可以在第一致能脉冲结束之后才结束第二致能脉冲，就像是讯号GS23与GS26中的第二致能脉冲P23与P26。简单来说，由于第二致能脉冲的使用目的是为了使得第二栅极线所控制的像素电路能进行预充电，并据此减少后续接收显示数据时的电位变化量，所以较佳的设计方式是 使第一致能脉冲所打开的像素电路所接收的显示数据的极性能够与第二及第三致能脉冲所打开的像素电路所接收的显示数据的极性相同，且进一步使得第二致能脉冲的致能起始时间不早于第一致能脉冲的致能起始时间，并使第二致能脉冲的致能时间区段与第一致能脉冲的致能时间区段有相互重迭的期间。藉此，在被第一栅极线所控制的像素电路接收显示数据的同时，被第二栅极线所控制的像素电路就可以被相同极性的电位进行预充电。如此一来，只要第二致能脉冲能在数据线的电位反转之前关闭，就可以达到预充电的目的。图2B所示的第三致能脉冲P31 P36被提供至第二栅极线以控制先前被预充电的像素电路能适当地接收显示数据。其设计方式当视各像素排列架构的不同而进行对应地改变，在此不予赘述。接下来将以实际的像素排列架构与前述驱动方法的结合设计来进行说明。请参照图3，其为根据本发明一实施例的像素电路的驱动方法所产生的驱动波形时序图。此驱动方法可以使用在不同的像素电路排列架构中，为方便说明，以下将同时参照如图4所示的半源驱动(Half Source Driving,HSD)显示面板的像素电路排列架构来进行说明。应注意的是，栅极线S1与栅极线S2，或者栅极线S2与栅极线S3之间的实体相对关系在此份文件中都被称为相邻。也就是说，只要两条栅极线之间没有其他栅极线存在，就称这两条栅极线为相邻的栅极线，并不因为这两条栅极线之间可能存在有像素电路就称这两条栅极线为不相邻。类似的，如像素电路R1与G1，或者像素电路G1与B1之间的实体相对关系在此份文件中也都被称为相邻。如图3与图4所示，讯号GSn GSn+7可以是被提供至循序驱动的多条栅极线上的讯号。例如讯号GSn被提供至栅极线S1、讯号GSn+1被提供至栅极线S2、讯号GSn+2被提供至栅极线S3、讯号GSn+3被提供至栅极线S4、讯号GSn+4被提供至栅极线S5、讯号GSn+5被提供至栅极S6、讯号GSn+6被提供至栅极线S7,而讯号GSn+7则被则提供至栅极线S8。应注意的是， 此处的循序指的是时间上的顺序，而非以实体上的顺序为限制。如图3所示，在此实施例中，讯号GSn、GSn+2、GSn+4与GSn+6等同于前述被提供至第一栅极线上的讯号，而讯号GSn+1、GSn+3、GSn+5与GSn+7则等同于前述被提供至第二栅极线上的讯号。在此处仅说明讯号GSn与GSn+1之间的时序关系,其他如讯号GSn+2与GSn+3之间的时序关系、GSn+4与GSn+5之间的时序关系以及GSn+6与GSn+7之间的时序关系，都和讯号GSn与GSn+1 的时序关系类似，在此就不多做重复说明。在垂直同步讯号Vsync的一个周期，也就是相当于一巾贞(frame)的时间内，讯号GSn仅仅提供了一个致能脉冲P11 (相当于第一致能脉冲)至栅极线S1,而讯号GSn+1则提供了致能脉冲P231 (相当于第二致能脉冲)及致能脉冲P12 (相当于第三致能脉冲)至栅极线 S2O其中，致能脉冲P11与致能脉冲P231之间的时序对应关系可以是图2B中所示的致能脉冲 P1与致能脉冲P21 P26中任一者的对应关系。请一并参照图4，当致能脉冲P11被提供至栅极线S1,则像素电路RpB1与G2会被打开，并分别接收数据线D1J2与D3所传递的显示数据。而由于致能脉冲P231与P11的致能时间区段会有重迭的部分，因此在像素电路RpB1与G2在接收这些显示数据的这一段时间内， 像素电路GpR2与B2也会被打开并分别接收数据线DpD2与D3所传递的显示数据。这个对于像素电路A、R2与B2所进行的接收显示数据的操作，其目的不在以所接收的显示数据进行显示，而仅是为了对像素电路A、R2与B2进行预充电。如此，在致能脉冲P11与P231都不再被致能之后，一旦致能脉冲P12被提供至栅极线S2，此时像素电路Gp R2与B2就会以先前预充电所致的电位为基础，变化到目前经由数据线D1J2与D3所传递的显示数据的电位。为了要减少电容耦合的效应，预充电时所使用的显示数据的极性应该与后来实际用于显示的显示数据的极性相同。也就是说，在使用图3所示的波形结合图4所示的像素电路排列架构，加上先前所假定的讯号GSn GSn+7与栅极线S1 S8之间的关系，那么耦接在同一条数据线上的相邻两个像素电路的极性反转方式就应该要相同。也就是说，如图7A与图7B所示的两点反转(2-dot inversion)或如图8A与图8B所示的行反转(row inversion)，皆是适合此种条件的数据极性反转方式。其中，图7A与图7B是表示相邻两帧的各像素电路中的显示数据电位的极性，且以”+”表示显示数据为正电位，并以表示显示数据为负电位。同样的，图8A与图SB也表示相邻两帧的各像素电路中的显示数据电位的极性。另外，在图7A、7B、8A与8B中，Dm与Dm+1表示两条相邻的数据线，其箭头方向指代表显示数据的去向，并不代表扫瞄的顺序。接下来请参照图5，其为根据本发明另一实施例的像素电路的驱动方法所产生的驱动波形时序图。同样的，以下将结合图4所示的像素电路排列架构来进行解说，而各讯号与栅极线之间的关系也和图3结合图4的实施例中的对应关系相同。如图5所示，在此实施例中，讯号GSn、GSn+1、GSn+2与GSn+3等同于前述被提供至第一栅极线上的讯号，而讯号GSn+4、GSn+5、GSn+6与GSn+7则等同于前述被提供至第二栅极线上的讯号。在此处仅说明讯号GSn与GSn+4之间的时序关系,其他如讯号GSn+1与GSn+5之间的时序关系、GSn+2与GSn+6之间的时序关系以及GSn+3与GSn+7之间的时序关系，都和讯号GSn与GSn+4 的时序关系类似，在此就不多做重复说明。在垂直同步讯号Vsync的一个周期的时间内，讯号GSn仅仅提供了一个致能脉冲 P11 (相当于第一致能脉冲)至栅极线S1,而讯号GSn+4则提供了致能脉冲P251 (相当于第二致能脉冲)及致能脉冲P15 (相当于第三致能脉冲)至栅极线S5。其中，致能脉冲P11与致能脉冲P251之间的时序对应关系可以是图2B中所示的致能脉冲P1与致能脉冲P21 P26中任一者的对应关系。请一并参照图4，当致能脉冲P11被提供至栅极线S1,则像素电路Rp B1与G2会被打开，并分别接收数据线D1J2与D3所传递的显示数据。而由于致能脉冲P251与P11的致能时间区段会有重迭的部分，因此在像素电路Rp B1与G2在接收这些显示数据的这一段时间内，像素电路R5、B5与G5也会被打开并分别接收数据线Dp D2与D3所传递的显示数据。这个对于像素电路仏為与G5所进行的接收显示数据的操作，同样是为了对像素电路1 5為与 G5进行预充电。如此，在致能脉冲P11与P251都不再被致能之后，一旦致能脉冲P15被提供至栅极线S5，此时像素电路R5、B5与G5就会以先前预充电所致的电位为基础，变化到目前经由数据线DpD2与D3所传递的显示数据的电位。为了要减少电容耦合的效应，预充电时所使用的显示数据的极性应该与后来实际用于显示的显示数据的极性相同。也就是说，在使用图5所示的波形搭配图4所示的像素电路排列架构，加上先前所假定的讯号GSn GSn+7与栅极线S1 S8之间的关系，那么耦接在同一条数据线上，且位于同一侧的两个像素的极性反转方式就可以被特定的设计出来， 如先前图7A与图7B所示的两点反转，图8A与图SB所示的行反转，都是可以采用的数据极性反转方式。除此之外，进一步如图9A与图9B所示的另一种两点反转、图IOA与图IOB 所示的点反转(dot inversion)及图IlA与图IlB所示的列反转(column inversion)等， 也都是适合此种条件的数据极性反转方式。在此处，图9A与图9B、图IOA与图IOB以及图 IlA与图IlB分别表示相邻两帧的各像素电路中的显示数据电位的极性，且以”+”表示显示数据为正电位，并以‘表示显示数据为负电位。同样的，在图9A、9B、10A、10B、11A与IlB 中，Dffl与Dm+1表示两条相邻的数据线，其箭头方向只代表显示数据的去向，并不代表扫瞄的顺序。接下来请参照图6，其为根据本发明的一较佳实施例的像素电路的驱动方法所产生的驱动波形时序图。同样的，以下将结合图4所示的像素电路排列架构来进行解说，而各讯号与栅极线之间的关系也和图3结合图4的实施例中的对应关系相同。简单来说，图6的驱动波形是图4与图5所示的驱动波形的组合结果。由不同的角度可以看出不同的设计概念但导致同样的驱动结果。从本实施例的第一种观点来看，若以讯号GSn与GSn+1分别为前述提供至第一栅极线与第二栅极线的讯号，并以讯号GSn+4与GSn+5为提供至另两条栅极线(后分别称为第三栅极线与第四栅极线)的讯号，则此驱动波形符合以下描述在一帧中仅提供一个第一致能脉冲至第一栅极线(此时为栅极线S1)，并在同一帧中提供第二与第三致能脉冲至第二栅极线(此时为栅极线S2)。此外，在同一帧中还提供两个致能脉冲(依照提供顺序，后称第四与第五致能脉冲)至第三栅极线(此时为栅极线 S5),并提供三个致能脉冲(依照提供顺序，后称第六、第七与第八致能脉冲)至第四栅极线 (此时为栅极线S6)。在此种观点中，于垂直同步讯号Vsync的一个周期的时间内，讯号GSn仅仅提供了一个致能脉冲P11 (相当于此处的第一致能脉冲)至栅极线S1，讯号GSn+1则提供了致能脉冲 P261 (相当于此处的第二致能脉冲)及致能脉冲P12 (相当于此处的第三致能脉冲)至栅极线 S2。此外，讯号GSn+4提供了致能脉冲P262 (相当于此处的第四致能脉冲)与致能脉冲P15(相当于此处的第五致能脉冲)至栅极线S5,讯号GSn+5则提供了致能脉冲P263 (相当于此处的第六致能脉冲)、致能脉冲P264 (相当于此处的第七致能脉冲)以及致能脉冲P16(相当于此处的第八致能脉冲)至栅极线S6。其中，致能脉冲P11与致能脉冲P261之间的时序对应关系可以是图2B中所示的致能脉冲P1与致能脉冲P21 P26中任一者的对应关系。再者，致能脉冲P262的致能起始时间在致能脉冲P1的致能时间区段中，致能脉冲P15的致能时间区段在致能脉冲P12的致能时间区段之后，致能脉冲P263的致能起始时间在致能脉冲P12的致能时间区段之内，致能脉冲P264 的致能起始时间在致能脉冲P15的致能时间区段之内，且致能脉冲P16的致能时间区段在致能脉冲P15的致能时间区段之后。另一组讯号GSn+2、GSn+3、GSn+6与GSn+7内的各致能脉冲的关系与上述的讯号GSn、 GSn+1、GSn+4及GSn+5内的致能脉冲的关系相同，在此不重复叙述。从本实施例的第二种观点来看，若以讯号GSn与GSn+4分别为前述提供至第一栅极线与第二栅极线的讯号，并以讯号GSn+1与GSn+5为提供至另两条栅极线(后分别称为第三栅极线与第四栅极线)的讯号，则此驱动波形同样符合第一种观点内的相关描述在一帧中仅提供一个第一致能脉冲至第一栅极线(此时为栅极线S1)，并在同一帧中提供第二与第三致能脉冲至第二栅极线(此时为栅极线S5)。此外，在同一帧中还提供两个致能脉冲(依照提供顺序，后称第四与第五致能脉冲)至第三栅极线(此时为栅极线 S2),并提供三个致能脉冲(依照提供顺序，后称第六、第七与第八致能脉冲)至第四栅极线 (此时为栅极线S6)。在此种观点中，于垂直同步讯号Vsync的一个周期的时间内，讯号GSn仅仅提供了一个致能脉冲P11 (相当于此处的第一致能脉冲)至栅极线S1，讯号GSn+4则提供了致能脉冲 P262 (相当于此处的第二致能脉冲)及致能脉冲P15(相当于此处的第三致能脉冲)至栅极线 S5。此外，讯号GSn+1提供了致能脉冲P261 (相当于此处的第四致能脉冲)与致能脉冲P12 (相当于此处的第五致能脉冲)至栅极线S2,讯号GSn+5则提供了致能脉冲P263 (相当于此处的第六致能脉冲)、致能脉冲P264 (相当于此处的第七致能脉冲)以及致能脉冲P16(相当于此处的第八致能脉冲)至栅极线S6。其中，致能脉冲P11与致能脉冲P262之间的时序对应关系可以是图2B中所示的致能脉冲P1与致能脉冲P21 P26中任一者的对应关系。再者，致能脉冲P261的致能起始时间在致能脉冲P1的致能时间区段中，致能脉冲P12的致能时间区段在致能脉冲P11的致能时间区段之后，致能脉冲P263的致能起始时间在致能脉冲P12的致能时间区段之内，致能脉冲P264 的致能起始时间在致能脉冲P15的致能时间区段之内，且致能脉冲P16的致能时间区段在致能脉冲P15的致能时间区段之后。另一组讯号GSn+2、GSn+6、GSn+3与GSn+7内的各致能脉冲的关系与上述的讯号GSn、 GSn+4、GSn+1及GSn+5内的致能脉冲的关系相同，在此不重复叙述。以上关于图6的两种观点，正说明了本发明的重点在于扫瞄顺序上的致能脉冲数量的控制，而非受限于实体上的扫瞄线设置顺序。换言之，只要是依照上述的扫瞄顺序来进行对应的驱动，实际上的布线方式可以视需求而进行任意的变动。例如，在第一种观点中可以将第一栅极线设置为与第二栅极线相邻，而将第三栅极线设置为与第四栅极线相邻；但在第二种观点中则是将第一栅极线设置为与第三栅极线相邻，并将第二栅极线设置为与第四栅极线相邻。但，无论是在哪一种观点中，前述由第三栅极线所控制的第三像素电路应在由第四栅极线所控制的第四像素电路之前接收用于显示的显示数据。由于图6所示的实施例中的驱动波形可以看成是图3与图5所示的实施例中的驱动波形的组合，因此其所要求的各像素电路间的数据极性反转方式也必须同时满足先前两个实施例中的要求。是以，在以如图4的像素电路排列架构为应用的前提下，如图7A与图7B所示的两点反转以及如图8A与图SB所示的行反转，都会是一种适合的数据极性反转方式。值得注意的是，虽然以上的实施例仅举一帧为例来进行说明，但是实际上在每一帧中都可以执行以上的驱动方法，并不以特定时间区段中仅以一帧执行上述驱动方法为限制。此外，前述所指的第一、第二、第三与第四像素电路也不需要电性耦接至同一条数据线上，只要其所电性耦接的各数据线的显示数据的极性相同即可。综上所述，本发明利用预充电的方式来降低数据极性反转时的单次电位变化量。 由于电容耦合效应的大小正是取决于单次电位变化量的多寡，所以运用上述的驱动方法就可以降低因为电容耦合效应而造成的画面亮度不均匀的现象。虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围的前提下，可作若干的更动与润饰，因此本发明的保护范围是以本发明的权利要求为准。
权利要求
1.一种像素电路的驱动方法，适于驱动一第一像素电路与一第二像素电路，该第一像素电路由一第一栅极线控制接收数据，该第二像素电路由一第二栅极线控制接收数据，且该第一像素电路在该第二像素电路之前接收用于显示的显示数据，该驱动方法包括在一帧中仅提供一个第一致能脉冲至该第一栅极线；以及在该帧中提供一个第二致能脉冲与一个第三致能脉冲至该第二栅极线，其中，该第二致能脉冲的致能起始时间在该第一致能脉冲的致能时间区段之内，且该第三致能脉冲的致能时间区段在该第一致能脉冲与该第二致能脉冲的致能时间区段之后。
2.如权利要求I所述的驱动方法，其中该第一栅极线被设置为与该第二栅极线相邻。
3.如权利要求2所述的驱动方法，其中该第一像素电路与该第二像素电路的数据极性变化符合两点反转或行反转的操作模式。
4.如权利要求I所述的驱动方法，其中在提供该第一致能脉冲至该第一栅极线后，先致能其他三条栅极线再提供该第三致能脉冲至该第二栅极线。
5.如权利要求4所述的驱动方法，其中该第一像素电路与该第二像素电路的极性变化符合点反转、两点反转、列反转及行反转其中之一的操作模式。
6.如权利要求I所述的驱动方法，还以一第三栅极线控制一第三像素电路接收数据， 以及以一第四栅极线控制一第四像素电路接收数据，其中该第三像素电路在该第四像素电路之前接收用于显示的显示数据，该驱动方法包括在该帧中提供一第四致能脉冲与一第五致能脉冲至该第三栅极线；以及在该帧中提供一第六致能脉冲、一第七致能脉冲及一第八致能脉冲至该第四栅极线，其中，该第四致能脉冲的致能起始时间在该第一致能脉冲的致能时间区段中，该第五致能脉冲的致能时间区段在该第三致能脉冲的致能时间区段之后，该第六致能脉冲的致能起始时间在该第三致能脉冲的致能时间区段之内，该第七致能脉冲的致能起始时间在该第五致能脉冲的致能时间区段之内，且该第八致能脉冲的致能时间区段在该第五致能脉冲的致能时间区段之后。
7.如权利要求6所述的驱动方法，其中该第一栅极线被设置为与该第二栅极线相邻。
8.如权利要求6所述的驱动方法，其中该第三栅极线被设置为与该第四栅极线相邻。
9.如权利要求6所述的驱动方法，其中该第一、第二、第三与第四像素电路的极性变化符合两点反转及行反转其中之一的操作模式。
10.如权利要求I所述的驱动方法，还以一第三栅极线控制一第三像素电路是否接收数据，以及以一第四栅极线控制一第四像素电路是否接收数据，其中该第三像素电路在该第四像素电路之前接收用于显示的显示数据，该驱动方法包括在该帧中提供一第四致能脉冲与一第五致能脉冲至该第三栅极线；以及在该帧中提供一第六致能脉冲、一第七致能脉冲及一第八致能脉冲至该第四栅极线，其中，该第四致能脉冲的致能起始时间在该第一致能脉冲的致能时间区段中，该第五致能脉冲的致能时间区段在该第一致能脉冲的致能时间区段之后，该第六致能脉冲的致能起始时间在该第五致能脉冲的致能时间区段之内，该第七致能脉冲的致能起始时间在该第三致能脉冲的致能时间区段之内，且该第八致能脉冲的致能时间区段在该第三致能脉冲的致能时间区段之后。
11.如权利要求10所述的驱动方法，其中该第一栅极线被设置为与该第三栅极线相邻。
12.如权利要求10所述的驱动方法，其中该第二栅极线被设置为与该第四栅极线相邻。
13.如权利要求10所述的驱动方法，其中该第一、第二、第三与第四像素电路的极性变化符合两点反转及行反转其中之一的操作模式。
14.如权利要求I所述的驱动方法，还在该帧的前一帧与该帧的后一帧中皆被执行。
全文摘要
一种像素电路的驱动方法，其适于驱动分别电性耦接至第一与第二栅极线上的第一与第二像素电路，且第一像素电路在第二像素电路之前接收用于显示的显示数据。此驱动方法在一帧中仅提供一个第一致能脉冲至第一栅极线，并在同一帧中提供一个第二致能脉冲与一个第三致能脉冲至第二栅极线。前述的第二致能脉冲的致能起始时间在第一致能脉冲的致能时间区段之内，且第三致能脉冲的致能时间区段在第一致能脉冲与第二致能脉冲的致能时间区段之后。
文档编号G09G3/20GK102592537SQ20121007313
公开日2012年7月18日 申请日期2012年3月19日 优先权日2011年12月16日
发明者丁友信, 李忠隆, 林允中, 洪义轩, 范大伟, 陈宜芳, 陈思洁, 陈振铭, 黄俊谕 申请人:友达光电股份有限公司