专利名称：一种像素电路及显示装置的制作方法
技术领域：
本实用新型涉及有机发光技术领域，尤其涉及一种像素电路及显示装置。
背景技术：
有机发光二极管(Organic Light Emitting Diode, OLED)显示器因具有功耗低、亮度高、成本低、视角广，以及响应速度快等优点，备受关注，在有机发光技术领域得到了广泛的应用。OLED显示器中，存在以下不可避免的问题。首先，背板上用于实现图像显示的每一个晶体管由于在制作过程中存在结构上的不均匀性，以及电学性能和稳定性方面的不均匀性，导致晶体管的阈值电压Vth发生了漂移。其次，晶体管在长时间导通的情况下会造成稳定性下降。另外，随着OLED尺寸大型化的发展，相应地信号线上的负载变大，导致在信号线上出现电压衰减，比如工作电压Vdd发生改变。使用现有用于驱动OLED发光的像素电路的结构驱动OLED工作时，流过OLED的电流与驱动晶体管的阈值电压Vth、驱动晶体管的稳定性、参考电压Vdd中的其中之一或其中多个因素有关。当为每一个像素施加相同的驱动信号，背板显示区域流过每个OLED的电流不相等，导致背板上的电流不均匀，从而导致图像亮度不均匀。
实用新型内容本实用新型实施例提供一种像素电路及显示装置，用以提高显示装置显示区域图像亮度的均匀性。本实用新型实施例提供的像素电路，包括充电子电路、驱动子电路，以及发光控制子电路；所述驱动子电路包括参考信号源、第一开关晶体管、驱动晶体管、电容，以及发光器件；其中，所述驱动晶体管的栅极与电容的第一端相连，源极与参考信号源的输出端相连，漏极与所述发光控制子电路的第一端相连；所述第一开关晶体管的漏极与参考信号源的输出端相连，源极与电容的第二端相连以及与发光控制子电路的第二端相连，栅极与发光控制子电路的第三端相连；所述发光器件与发光控制子电路的第一端相连；所述充电子电路与电容的第一端相连；所述充电子电路在数据信号源和门信号源的控制下为所述电容充电；所述发光控制子电路在发光信号源的控制下，电容放电，驱动发光器件发光。优选地，所述充电子电路包括数据信号源、门信号源，以及第二开关晶体管；第二开关晶体管的漏极与数据信号源的输出端相连，源极与电容的第一端相连，栅极与门信号源的输出端相连；所述门信号源用于控制第二开关晶体管导通，所述数据信号源为所述电容充电。优选地，所述发光控制子电路包括发光信号源、第三开关晶体管和/或第四开关晶体管；第三开关晶体管的源极与驱动晶体管的漏极相连，漏极与发光器件的正极相连，栅极与发光信号源的输出端相连；第四开关晶体管的源极电容的第二端相连，漏极与第一开关晶体管的栅极相连，栅极与发光信号源的输出端相连；所述发光信号源用于控制第三开关晶体管和第四开关晶体管导通，从而控制与第三开关晶体管和第四开关晶体管相连的驱动子电路导通。进一步地，所述像素电路还包括复位子电路，该复位子电路包括第五开关晶体管；所述第五开关晶体管的源极与待复位到某一参考复位电压的电压源相连，漏极与电容的第二端相连，栅极与门信号源的输出端相连；进一步地，所述待复位到参考复位电压的电压源为参考信号源或一恒定电压源；当待复位到参考复位电压的电压源为参考信号源时，将电容的第二端复位至GND。进一步地，当所述驱动晶体管为P型晶体管时，所述发光器件的正极与发光控制子电路的第一端相连；当所述驱动晶体管为η型晶体管，所述发光器件的负极与发光控制子电路的第一端相连。本实用新型实施例提供的显示装置，包括所述像素电路。本实用新型实施例提供一种像素电路，包括充电子电路、驱动子电路，以及发光控制子电路；充电子电路导通时，将数据信号对应的电压Vdata加载到电容的第一端，为电容充电；当发光控制子电路导通时，将与发光控制子电路相连的驱动子电路导通，电容放电，驱动发光器件发光。驱动发光器件发光的电压仅与Vdata有关,与像素的阈值电压Vth和参考电压无关，不存在Vth和参考电压对发光器件电流的影响，不同像素输入相同数据信号时，得到的图像的亮度相同，提高了显示装置显示区域图像亮度的均匀性。
图1为本实用新型实施例提供的像素电路结构示意图；图2为本实用新型实施例提供的像素电路具体结构示意图；图3为本实用新型实施例提供的具有复位功能的像素电路结构示意图；图4为本实用新型实施例提供的与图3所示的像素电路对应的像素电路工作时序图；图5为本实用新型实施例提供的另一种像素电路具体结构示意图；图6为本实用新型实施例提供的具有复位功能的像素电路结构示意图；图7为本实用新型实施例提供的与图6所示像素电路对应的像素电路工作时序图。
具体实施方式
本实用新型实施例提供的一种像素电路及显示装置，用以提高显示装置显示区域图像亮度的均匀性。本实用新型实施例像素电路中的驱动晶体管可以是薄膜晶体管(Thin FilmTransistor, TFT)也可以是金属氧化物半导体场效应管(Metal Oxid Semiconductor,M0S)。所述驱动晶体管可以是η型晶体管也可以是p型晶体管。本实用新型实施例所述的发光器件可以是有机发光二极管0LED。像素电路在发光阶段，驱动子电路导通，发光器件在η型驱动晶体管或P型驱动晶体管漏电流的作用下，实现发光显示。本实用新型实施例提供的像素电路可以保证在发光阶段驱动OLED发光的驱动电压(与所述驱动晶体管漏电流对应的电压)的变量仅与数据信号源提供的电压Vdata有关，与参考电压源提供的参考电压VDD、Vss，以及驱动晶体管的阈值电压Vth无关。即使显示装置的背板在生产时存在驱动晶体管不均匀或稳定性下降或信号线上的负荷较重的问题，都不会影响显示区域电流的均匀性，从而提高了显示装置显示区域图像亮度的均匀性。下面通过附图具体说明本实用新型实施例提供的技术方案。参见图1，本实用新型实施例提供的像素电路包括充电子电路1、驱动子电路2，以及发光控制子电路3 ；驱动子电路2包括参考信号源21、第一开关晶体管Tl、驱动晶体管TC、电容Cl，以及发光器件Dl ；其中，驱动晶体管TO的栅极与电容Cl的第一端(图1中所示的A端)相连，源极与参考信号源21的输出端相连，漏极与发光控制子电路3的第一端(图1中所示的C端)相连；第一开关晶体管Tl的漏极与参考信号源21的输出端相连，源极与电容Cl的第二端(图1中所示的B端)相连以及与发光控制子电路3的第二端相连(图1中所示的D端)，栅极与发光控制子电路3的第三端(图1中所示的E端)相连；发光器件Dl与发光控制子电路3的第四端F相连；充电子电路I与电容Cl的第一端A相连；充电子电路I在数据信号源11和门信号源12的控制下为电容Cl充电，发光控制子电路3在发光信号源31的控制下，电容Cl放电,驱动发光器件Dl发光。其中，各晶体管的三个极中，图1中带箭头的一端为漏极。具体地，所述像素电路的工作原理简述如下在像素电路处于数据信号写入阶段，发光控制子电路3关闭(即与像素电路处于断路状态)，驱动子电路2处于断路状态，充电子电路I输出与数据信号对应的电压Vdata，加载到电容Cl的A端，为电容Cl充电。在像素电路处于发光阶段，发光控制子电路3导通，控制驱动子电路2导通，参考信号源21的一端输出参考电压VDD，该参考电压加载到驱动晶体管TO的源极，驱动晶体管TO根据加载到源极的参考电压Vdd以及电容Cl放电对应的电压导通，驱动发光器件Dl发光。所述驱动晶体管TO可以是P型晶体管也可以是η型晶体管。需要说明的是，对于P型驱动晶体管，Vdd为高于GND的正值，Vdata为正值，Vth为负值。下面首先以各开关晶体管和驱动晶体管为P型晶体管为例说明本实用新型实施例提供的像素电路以及实现驱动发光的原理。参见图2，当驱动晶体管TO为P型晶体管时，所述参考信号源输出参考电压VDD，发光器件Dl的正极与发光控制子电路3的第四端F相连；发光器件Dl的负极与低电平信号源相连。[0047]较佳地，发光器件Dl的负极与接地(GND)信号源相连。图1中发光器件Dl可以为有机发光二极管0LED。下面具体介绍图2中各模块的结构和工作原理。参见图2，充电子电路I包括数据信号源11、门信号源12，以及第二开关晶体管T2。第二开关晶体管T2的漏极与数据信号源11的输出端相连，源极与电容Cl的第一端A相连，栅极与门信号源12的输出端相连。门信号源12用于控制第二开关晶体管T2导通，数据信号源11为电容Cl充电。在像素电路处于数据信号写入阶段时，门信号源12控制第二开关晶体管T2导通，数据信号源11将输出的数据信号对应的电压Vdata加载到电容Cl的第一端A端，也就是加载到驱动晶体管TO的栅极。电容Cl的第二端B电位为零，此时，电容Cl中存储的电荷对应的电压为Vdata，电容Cl充电完成。参见图2，驱动子电路2，包括参考信号源21、第一开关晶体管Tl、驱动晶体管T0、电容Cl，以及发光器件D1。驱动晶体管TO的栅极与电容Cl的A端相连，源极与参考信号源21的输出端相连，漏极与发光控制子电路3的C端相连；第一开关晶体管Tl的漏极与参考信号源21的输出端相连，源极与电容Cl的B端相连以及与发光控制子电路3的D端相连，栅极与发光控制子电路3的E相连，发光器件Dl与发光控制子电路3的F相连。在像素电路处于发光阶段，发光控制子电路3控制第三开关晶体管T3和第四开关晶体管T4导通；驱动子电路2所在的支路导通；与第四开关晶体管T4相连的第一开关晶体管Tl的连接状态变为二极管的连接状态；驱动晶体管TO根据加载到源极的Vdd以及电容Cl对应的电压导通，驱动OLED Dl发光。参见图2，发光控制子电路3包括发光信号源31、第三开关晶体管T3和/或第四开关晶体管T4 ；第三开关晶体管T3的源极与驱动晶体管TO的漏极相连，漏极与发光器件Dl的正极相连，栅极与发光信号源31的输出端相连；第四开关晶体管T4的源极与电容的第二端B相连，漏极与第一开关晶体管Tl的栅极相连，栅极与发光信号源31的输出端相连；发光信号源31用于控制第三开关晶体管T3和第四开关晶体管T4导通，从而控制与第三开关晶体管T3和第四开关晶体管T4相连的驱动子电路2导通，驱动发光器件Dl发光。当发光控制子电路3仅包括发光信号源31和第三开关晶体管T3时，发光信号源31控制第三开关晶体管T3的导通与关闭，保证在充电子电路I导通时，与第三开关晶体管T3相连的OLED Dl与驱动子电路2处于断路状态，在像素电路处于数据信号写入阶段，OLEDDl不发光。当发光控制子电路3仅包括发光信号源31和第四开关晶体管T4时，发光信号源31控制第四开关晶体管T4的导通与关闭，保证在充电子电路I导通时，与开关晶体管T4相连的驱动晶体管TO与驱动子电路2处于断路状态，在像素电路处于数据信号写入阶段，驱动晶体管TO关断。[0063]较佳地，发光控制子电路3包括发光信号源31、第三开关晶体管T3和第四开关晶体管T4 ;在像素电路处于数据信号写入阶段，发光信号源31控制第三开关晶体管T3和第四开关晶体管T4关断，与第三开关晶体管T3和第四开关晶体管T4相连的驱动子电路处于断路状态，在发光阶段，发光信号源31控制第三开关晶体管T3和第四开关晶体管T4导通，与第三开关晶体管T3和第四开关晶体管T4相连的支路导通，参考信号源21输出的电压Vdd加载到驱动晶体管TO的源极，驱动晶体管TO根据加载到源极的Vdd以及电容Cl对应的电压导通，驱动OLED Dl发光。需要说明的是，像素电路也可以不包括发光控制子电路3的第三开关晶体管T3和/或第四开关晶体管T4，仅是当第三开关晶体管T3和/或第四开关晶体管T4不存在时用导线将其代替实现导通即可，均可以实现数据信号的写入和发光过程。因为第四开关晶体管T4的作用为在数据信号的写入阶段时，降低和避免参考信号源21对驱动晶体管TO带来的干扰，例如不会因为Vdd信号线上由于负载原因所导致的VddIR Drop;同样，第三开关晶体管T3的作用为在数据信号的写入阶段时，降低和避免OLED Dl电压降(Voled)对数据信号写入的影响。参见图3，为了保证上一帧信号对下一帧信号的影响程度最小，本实用新型实施例提供的像素电路还包括复位子电路4，用于在充电子电路I充电之前将电容Cl 一端的电压复位至地电位GND (也就是将驱动晶体管TO的栅极复位至地电位)。参见图2，复位子电路4，包括第五开关晶体管T5 ；第五开关晶体管T5的源极与待复位到参考复位电压的电压源相连；漏极与电容Cl的第二端B相连，栅极与门信号源12的输出端相连；所述参考复位电压的电压源可以为单独的恒定电压源，输出的电压为Vref。也可以是参考接地点GND相连(如图3中所示)。所述待复位到参考复位电压的电压源为参考信号源或一恒定电压源；当待复位到参考复位电压的电压源为参考信号源时，将电容的第二端复位至GND。下面以将电容的第二端复位至GND为例说明。在像素电路处于复位阶段，门信号源12控制第二开关晶体管T2和第五开关晶体管T5导通，与开关晶体管T5相连的地GND加载到电容Cl的第二端B，数据信号源11输出的电压GND加载到电容Cl的第一端A。使得电容Cl的两端电压为GND，电容Cl中存储的电荷为零，与电容Cl的第一端A相连的驱动晶体管TO的栅极电压为GND。下面结合图3所示的像素电路和图4所示的像素电路的时序图，具体说明本实用新型实施例提供的像素电路各子电路实现相应功能的原理。所述像素电路具有复位功能、数据信号写入功能和驱动发光功能，相应地，像素电路包括三个工作阶段，依次为复位阶段、写入阶段，以及发光阶段。第一阶段复位阶段。参见图3和图4，由图4所示的时序图可知发光信号源31由低电平变为高电平，控制与发光信号源31相连的第三开关晶体管T3和第四开关晶体管T4截止，与第三开关晶体管T3和第四开关晶体管T4相连的驱动子电路2处于断路状态，保证驱动子电路2对复位子电路4的工作不造成影响。其中，发光信号源31输出的高电平对应的电压为Vemissmn，低电平对应的电压可以为接地GND。门信号源12由高电平变为低电平，与门信号源12相连的第二晶体管T2和第五开关晶体管T5导通，第五晶体管T5源极的地GND电压加载到电容Cl的第二端B。门信号源12输出的高电平对应的电压为VeATE，低电平对应的电压可以为接地GND。数据信号源11由高电平变为低电平，该低电平对应的电压为地GND，该GND加载到电容Cl的第一端Α。数据信号源11输出的高电平对应的电压为Vdata,低电平对应的电压可以为接地GND。参考电压源21—直处于高电平状态，开关晶体管Tl处于截止状态。因此，参考电压源21输出的电压Vdd对复位子电路4工作不造成影响。此时，电容Cl的两端电位被拉低到GND，驱动晶体管TO的栅极复位至GND。电容Cl未存储电荷，该步骤为第二阶段数据信号的写入阶段做准备。第二阶段写入阶段。参见图3和图4，由图4所示的时序图可知参考电压源21、门信号源12，以及发光信号源31的电平状态均未发生改变。数据信号源11由低电平变为高电平，输出数据信号对应的电压Vdata，该电压Vdata加载到电容Cl的第一端Α，此时，电容Cl的两端电压为Vdata,数据信号成功写入。第三阶段发光阶段。参见图3和图4，由图4所示的时序图可知门信号源12由低电平变为高电平，第五开关晶体管Τ5和第二开关晶体管Τ2截止;数据信号源11由高电平变为低电平，数据信号停止写入；发光信号源31由高电平变为低电平，与发光信号源31相连的第三开关晶体管Τ3和第四开关晶体管Τ4导通；驱动子电路所在的支路导通；与第四开关晶体管Τ4相连的第一开关晶体管Tl的连接状态变为二极管的连接状态；参考电压源21电平状态不变，输出高电平对应的电压VDD，该电压Vdd加载到电容Cl的第二端B，和驱动晶体管TO的源极。驱动晶体管TO的源极电压VS=VDD。电容Cl的第二端B电压为VDD+Vth，Vth为第一开关晶体管Tl的阈值电压；由电荷守恒原理得到，电容Cl的第一端A电压为VDD+Vth+VDATA,也就是说驱动晶体管TO的栅极电压vg=vDD+vth+vDATA。此时，驱动晶体管TO的源极和栅极之间的电压为Vgs=Vg-Vs=VDD+Vth+VDATA-VDD=VDATA+Vth°由于驱动晶体管TO工作于饱和状态，根据饱和状态电流特性，可知驱动晶体管TO的漏电流满足如下公式
KId=-(Vgs-Vth)2( I I)
2其中id为驱动晶体管TO的漏电流，Vgs为驱动晶体管TO的源极和栅极之间的电压，K为结构参数，相同结构中此数值相对稳定。
KKY (Vgs-Vth) 2= Y(Vdata)2(.1-2)由公式(1-2 )可知，流经驱动晶体管TO的漏电极id仅与数据信号源11提供的Vdata有关，与Vth和Vdd无关。该漏电流id驱动发光器件Dl发光，流经OLED的电流不因背板制造工艺原因而造成的Vth不均匀所导致的电流不同，从而引起亮度变化。也不会因为Vdd信号线上由于负载原因所导致的Vdd IR Drop而引起的电流变化。同时还可以改善由于Vth衰退而导致的流经发光器件的电流变化，从而引起亮度变化，使发光器件稳定性变差。下面以各开关晶体管和驱动晶体管为η型晶体管为例说明本实用新型实施例提供的像素电路的结构。需要说明的是，对于η型驱动晶体管，Vss为低于GND的负值，Vdata和Vth为正值。和图2或图3所示的像素电路类似，不同之处在于，驱动晶体管TO为η型晶体管，参考信号源输出的参考电压为低于GND的电压Vss, Vth为正值,发光器件Dl的负极与发光控制子电路3的第一端相连。参见图5，充电子电路I和图2所示的驱动子电路结构相同。包括数据信号源11、门信号源12，以及第二开关晶体管Τ2 ；第二开关晶体管Τ2的漏极与数据信号源11的输出端相连，源极与电容Cl的第一端A相连，栅极与门信号源12的输出端相连；门信号源12用于控制第二开关晶体管Τ2导通，数据信号源11为电容Cl充电。参见图5，发光控制子电路3和图2所示的发光控制子电路结构相同。包括发光信号源31、第三开关晶体管Τ3和/或第四开关晶体管Τ4 ；第三开关晶体管Τ3的源极与驱动晶体管TO的漏极相连，漏极与发光器件Dl的负极相连，栅极与发光信号源31的输出端相连；第四开关晶体管Τ4的源极与电容Cl的第二端B相连，漏极与第一开关晶体管Tl的栅极相连，栅极与发光信号源31的输出端相连；发光信号源31用于控制第三开关晶体管Τ3和第四开关晶体管Τ4导通，从而控制与第三开关晶体管Τ3和第四开关晶体管Τ4相连的驱动子电路2导通。参见图6，本实用新型实施例，提供的像素电路，还包括复位子电路4，与图3所示的复位子电路结构相同，该复位子电路4包括第五开关晶体管Τ5 ；第五开关晶体管Τ5的源极与待复位到参考复位电压的电压源，漏极与电容Cl的第二端相连，栅极与门信号源12的输出端相连；所述参考复位电压的电压源可以为单独的恒定电压源，输出的电压为VMf。也可以是参考接地点GND相连。所述待复位到参考复位电压的电压源为参考信号源或一恒定电压源；当待复位到参考复位电压的电压源为参考信号源时，将电容的第二端复位至GND。下面以将电容的第二端复位至GND为例说明。下面结合图6所示的像素电路的结构以及图7所示的像素电路的工作时序图依次介绍像素电路各工作阶段的工作原理。第一阶段复位阶段。参见图6和图7，由图7所示的时序图可知发光信号源31由高电平变为低电平，控制与发光信号源31相连的第三开关晶体管T3和第四开关晶体管T4截止，与第三开关晶体管T3和第四开关晶体管T4相连的驱动子电路2处于断路状态，保证驱动子电路2对复位子电路4的工作不造成影响。门信号源12由低电平变为高电平，与门信号源12相连的第二晶体管T2和第五开关晶体管T5导通，与第五晶体管T5的源极相连的地GND电压加载到电容Cl的第二端B。数据信号源11由高电平变为低电平，该低电平对应的电压为地GND，该GND加载到电容Cl的第一端A。参考电压源21—直处于低电平状态，开关晶体管Tl处于截止状态。因此，参考电压源21输出的电压Vss对复位子电路4工作不造成影响。此时，电容Cl的两端电位被拉低到GND，驱动晶体管TO的栅极复位至GND。电容Cl未存储电荷，该步骤为第二阶段数据信号的写入阶段做准备。第二阶段写入阶段。参见图6和图7，由图7所示的时序图可知参考电压源21、门信号源12，以及发光信号源31的电平状态均未发生改变。 数据信号源11由低电平变为高电平，输出数据信号对应的电压Vdata，该电压Vdata加载到电容Cl的第一端A，此时，电容Cl的两端电压为Vdata，数据信号成功写入。第三阶段发光阶段。参见图6和图7，由图7所示的时序图可知门信号源12由高电平变为低电平，第五开关晶体管T5和第二开关晶体管T2截止;数据信号源11由高电平变为低电平，数据信号停止写入；发光信号源31由低电平变为高电平，与发光信号源31相连的第三开关晶体管T3和第四开关晶体管T4导通；驱动子电路所在的支路导通；与第四开关晶体管T4相连的第一开关晶体管Tl的连接状态变为二极管的连接状态；参考电压源21电平状态不变，输出低电平对应的电压Vss，该电压Vss加载到电容Cl的第二端B，和驱动晶体管TO的源极。驱动晶体管TO的源极电压VS=VSS。电容Cl的第二端B电压为Vss+Vth，Vth为第一开关晶体管Tl的阈值电压；由电荷守恒原理得到，电容Cl的第一端A电压为Vss+Vth+VDATA,也就是说驱动晶体管TO的栅极电压vg=vss+vth+vDATA。此时，驱动晶体管TO的源极和栅极之间的电压为Vgs=Vg-Vs=Vss+Vth+VDATA_Vss=Vth+VD
ATA0由于驱动晶体管TO工作于饱和状态，根据饱和状态电流特性，可知驱动晶体管TO的漏电流满足如下公式(1-3)
KId=-(Vgs-Vth)2(13)
2其中id为驱动晶体管TO的漏电流，Vgs为驱动晶体管TO的栅极和源极之间的电压，K为结构参数，相同结构中此数值相对稳定。Id==Y (Vgs-Vth) 2= y(Vdata)2f I 4^由公式(1-4 )可知，流经驱动晶体管TO的漏电极id仅与数据信号源11提供的Vdata有关，与Vth和Vss无关。该漏电流id驱动发光器件Dl发光，流经发光器件的电流不因背板制造工艺原因而造成的Vth不均匀所导致的电流不同，从而引起亮度变化。也不会因为Vss信号线上由于负载原因所导致的IR Drop而引起的电流变化。同时还可以改善由于Vth衰退而导致的流经发光器件的电流变化，从而引起亮度变化，使发光器件稳定性变差。[0140]本实用新型实施例还提供一种显示装置，包括上述像素电路。该显示装置可以为液晶面板、液晶显示器、液晶电视、有机电致发光显示OLED面板、OLED显示器、OLED电视或电子纸等显示装置。需要说明的是，上述各种晶体管(包括开关晶体管和驱动晶体管)源极s和漏极g的制作工艺相同，名称上是可以互换的，其可根据电压的方向在名称上改变。而且，同一像素电路中各个晶体管的类型可以相同，也可以不同，只需根据其自身阈值电压特点调整相应的时序高低电平即可。当然，优选的方式为，需要的栅极开启信号源相同的晶体管，其类型相同。更为优选的，同一像素电路中，所有晶体管的类型相同(包括开关晶体管和驱动晶体管)，均为η型晶体管或P型晶体管。综上所述，本实用新型实施例提供一种像素电路，不仅可以使得驱动发光器件Dl的电压与参考电压(参考电压可以为Vdd或Vss)无关，与Vth也无关。避免了因背板制造工艺原因而造成的Vth不均匀所导致发光器件的电流不同，以及避免了 Vdd或Vss信号线上由于负载原因所导致的IR Drop而引起的电流变化。同时还可以改善由于Vth衰退而导致的流经 发光器件的电流变化和亮度变化，使发光器件稳定性变差的问题。显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
权利要求1.一种像素电路，其特征在于，包括充电子电路、驱动子电路，以及发光控制子电路；所述驱动子电路包括参考信号源、第一开关晶体管、驱动晶体管、电容，以及发光器件；其中，所述驱动晶体管的栅极与电容的第一端相连，源极与参考信号源的输出端相连， 漏极与所述发光控制子电路的第一端相连；所述第一开关晶体管的漏极与参考信号源的输出端相连，源极与电容的第二端相连以及与发光控制子电路的第二端相连，栅极与发光控制子电路的第三端相连；所述发光器件与发光控制子电路的第一端相连；所述充电子电路与电容的第一端相连；所述充电子电路在数据信号源和门信号源的控制下为所述电容充电；所述发光控制子电路在发光信号源的控制下，所述电容放电，驱动发光器件发光。
2.根据权利要求1所述的像素电路，其特征在于，所述充电子电路包括数据信号源、 门信号源，以及第二开关晶体管；第二开关晶体管的漏极与数据信号源的输出端相连，源极与电容的第一端相连，栅极与门信号源的输出端相连；所述门信号源用于控制第二开关晶体管导通，所述数据信号源为所述电容充电。
3.根据权利要求1所述的像素电路，其特征在于，所述发光控制子电路包括发光信号源、第三开关晶体管和/或第四开关晶体管；第三开关晶体管的源极与驱动晶体管的漏极相连，漏极与发光器件的正极相连，栅极与发光信号源的输出端相连；第四开关晶体管的源极电容的第二端相连，漏极与第一开关晶体管的栅极相连，栅极与发光信号源的输出端相连；所述发光信号源用于控制第三开关晶体管和第四开关晶体管导通，从而控制与第三开关晶体管和第四开关晶体管相连的驱动子电路导通。
4.根据权利要求1至3任一所述的像素电路，其特征在于，所述像素电路还包括复位子电路，该复位子电路包括第五开关晶体管；所述第五开关晶体管的源极与待复位到某一参考复位电压的电压源相连，漏极与电容的第二端相连，栅极与门信号源的输出端相连。
5.根据权利要求4所述的像素电路，其特征在于，所述待复位到参考复位电压的电压源为参考信号源或一恒定电压源；当待复位到参考复位电压的电压源为参考信号源时，将电容的第二端复位至GND。
6.根据权利要求1至3任一所述的像素电路，其特征在于，当所述驱动晶体管为P型晶体管时，所述发光器件的正极与发光控制子电路的第一端相连；当所述驱动晶体管为η型晶体管，所述发光器件的负极与发光控制子电路的第一端相连。
7.—种显示装置，其特征在于，包括权利要求1-6任一项所述的像素电路。
专利摘要本实用新型实施例提供了一种像素电路及显示装置，用以提高显示装置显示区域图像亮度的均匀性。所述像素电路包括包括充电子电路、驱动子电路，以及发光控制子电路；所述驱动子电路包括参考信号源、第一开关晶体管、驱动晶体管、电容，以及发光器件；其中，所述驱动晶体管的栅极与电容的第一端相连，源极与参考信号源的输出端相连，漏极与所述发光控制子电路的第一端相连；所述第一开关晶体管的漏极与参考信号源的输出端相连，源极与电容的第二端相连以及与发光控制子电路的第二端相连，栅极与发光控制子电路的第三端相连；所述发光器件与发光控制子电路的第一端相连；所述充电子电路与电容的第一端相连。
文档编号G09G3/32GK202855265SQ20122055738
公开日2013年4月3日 申请日期2012年10月26日 优先权日2012年10月26日
发明者马占洁 申请人:京东方科技集团股份有限公司