一种像素电路和显示装置制造方法

一种像素电路和显示装置制造方法
【专利摘要】本发明的实施例提供一种像素电路和显示装置，涉及显示【技术领域】，能够缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度。该像素电路，包括三个子像素电路，和一个供电电路，所述三个子像素电路共用数据线；所述供电电路连接第一电平端、第一信号控制线和所述子像素电路，用于在所述第一信号控制线的信号控制下通过所述第一电平端向所述子像素电路提供第一电平；所述子像素电路连接所述供电电路和所述数据线，用于在所述供电电路提供的第一电平和所述数据线的数据信号控制下显示灰阶。本发明的实施例用于显示器制造。
【专利说明】一种像素电路和显示装置

【技术领域】
[0001 ] 本发明涉及显示【技术领域】，尤其涉及一种像素电路和显示装置。

【背景技术】
[0002]有机发光显示器(Organic Light-Emitting D1de,0LED)是当今平板显示器研究领域的热点之一，与液晶显示器相比，OLED具有低能耗、生产成本低、自发光、宽视角及响应速度快等优点。目前，在手机、PDA (Personal Digital Assistant,掌上电脑)、数码相机等显示领域OLED已经开始取代传统的液晶显示屏(Liquid Crystal Display, LCD)。像素驱动电路设计是OLED显示器核心技术内容，具有重要的研究意义。
[0003]与TFT (Thin Film Transistor，薄膜场效应晶体管)-LCD利用稳定的电压控制亮度不同，OLED属于电流驱动，需要稳定的电流来控制发光。
[0004]现有技术中，一个像素电路一般对应于一个子像素，每个像素电路都至少包含一条数据线、一条提供工作电压的电压线和多条扫描信号线，这样就导致相应的制作工艺较为复杂，并且不利于缩小像素间距。


【发明内容】

[0005]本发明的目的是缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度。
[0006]为达到上述目的，本发明的实施例采用如下技术方案:
[0007]—方面，提供一种像素电路，包括三个子像素电路，和一个供电电路，所述三个子像素电路共用数据线；
[0008]所述供电电路连接第一电平端、第一信号控制线和所述子像素电路，所述供电电路用于在所述第一信号控制线的信号控制下通过所述第一电平端向所述子像素电路提供第一电平；
[0009]所述子像素电路连接所述供电电路和所述数据线，用于在所述供电电路提供的第一电平和所述数据线的数据信号控制下显示灰阶。
[0010]可选的，所述供电电路包括，第一开关单元，所述第一开关单元的控制端连接所述第一信号控制线，所述第一开关单元的第一端连接所述第一电平端，所述第一开关单元的第二端连接所述三个子像素电路，用于在所述第一信号控制线的信号控制下向三个子像素电路提供第一电平端的第一电平。
[0011]可选的，所述供电电路包括，第一开关单元，第二开关单元和第三开关单元；
[0012]所述第一开关单元的控制端连接所述第一信号控制线，所述第一开关单元的第一端连接所述第一电平端，所述第一开关单元的第二端连接三个子像素电路中的第一子像素电路，用于在所述第一信号控制线的信号控制下向第一子像素电路提供第一电平端的第一电平。
[0013]所述第二开关单元的控制端连接所述第一信号控制线，所述第二开关单元的第一端连接所述第一电平端，所述第二开关单元的第二端连接三个子像素电路中的第二子像素电路，用于在所述第一信号控制线的信号控制下向第二子像素电路提供第一电平端的第一电平。
[0014]所述第三开关单元的控制端连接所述第一信号控制线，所述第三开关单元的第一端连接所述第一电平端，所述第三开关单元的第二端连接三个子像素电路中的第三子像素电路，用于在所述第一信号控制线的信号控制下向第三子像素电路提供第一电平端的第一电平。
[0015]可选的，每个所述子像素电路包括:四个开关单元、驱动单元、储能单元和电致发光单元；
[0016]其中，第四开关单元的控制端输入第一扫描信号，第四开关单元的第一端连接第二电平端；第四开关单元的第二端连接储能单元的第一极；用于在所述第一扫描信号的控制下将所述第二电平端的信号写入所述储能单元的第一极；
[0017]第五开关单元的控制端输入第三扫描信号，第五开关单元的第一端连接所述数据线；用于在所述第三扫描信号的控制下将数据线的信号在所述第五开关单元的第二端输出；
[0018]第六开关单元的控制端输入第二扫描信号，第六开关单元的第一端连接所述储能单元的第一极；所述第六开关单元的第二端连接所述第五开关单元的第二端，用于在所述第二扫描信号的控制下将所述数据线的信号写入所述储能单元的第一极以耦合抬升所述储能单元第二极的电平；
[0019]驱动单元的控制端连接所述第六开关单元的第二端，驱动单元的输入端连接储能单元的第二极，用于输出驱动电流；
[0020]第七开关单元的控制端输入第四扫描信号，所述第七开关单元的第一端连接所述驱动单元的输出端，用于在所述第四扫描信号的控制下控制所述驱动电流输入所述电致发光单兀的第一极；
[0021]所述电致发光单元的第一极连接所述驱动单元的输出端，所述电致发光单元的第二极连接所述第二电平端，用于在所述驱动电流的控制下显示灰阶；
[0022]所述储能单元的第二极连接所述供电电路，用于储存所述数据线的信号和驱动单元的阈值电压。
[0023]可选的，所述三个子像素电路中，第一子像素电路、第二子像素电路和第二子像素电路共用一条第一扫描线向所述第四开关单元的控制端输入第一扫描信号。
[0024]可选的，所述第一子像素电路的第五开关单元的控制端连接所述第一扫描线，所述第一子像素电路的第一扫描信号和第三扫描信号时序相同。
[0025]可选的，所述三个子像素电路中，第一子像素电路、第二子像素电路和第二子像素电路共用一条第二扫描线向所述第六开关单元的控制端和所述第七开关单元的控制端输入扫描信号，其中所述第二扫描信号和第四扫描信号时序相同。
[0026]可选的，所述三个子像素电路中，所述第三子像素电路的第五开关单元的控制端连接所述第二扫描线，所述第三子像素电路中输入第五开关单元控制端的第三扫描信号和输入第六开关单元控制端的第二扫描信号时序相同。
[0027]可选的，所述子像素电路还连接第二信号控制线和所述第一电平端，其中，每个所述子像素电路包括:四个开关单元、驱动单元、储能单元和电致发光单元；
[0028]其中，储能单元的第一极连接所述第一电平端，用于将第一电平端的第一电平写入储能单元的第一极；
[0029]第八开关单元的控制端连接所述第二信号控制线，第八开关单元的第一端连接所述储能单元的第二极，第八开关单元的第二端连接第二电平端；用于在第二信号控制线的信号控制下将第二电平端的第二电平写入所述储能单元的第二极；
[0030]第九开关单元的控制端输入第二扫描信号，第九开关单元的第一端连接所述数据线，所述第九开关单元的第二端连接所述驱动单元的输出端，用于在所述第二扫描信号的控制下将所述数据线的信号写入所述驱动单元的输出端；
[0031]第十开关单元的控制端输入第一扫描信号，第十开关单元的第一端连接储能单元的第二极，第十开关单元的第二极连接所述驱动单元的输入端和所述供电电路，用于将数据线的信号和所述驱动单元的阈值电压写入所述储能单元的第二极；
[0032]驱动单元的控制端连接所述第十开关单元的第一端，用于在输出端输出驱动电流；
[0033]第十一开关单元的控制端连接所述第一信号控制线，所述第十一开关单元的第一端连接所述驱动单元的输出端，用于在所述第一信号控制线的信号控制下控制所述驱动电流输入所述电致发光单元的第一极；
[0034]所述电致发光单元的第一极连接所述第十一开关单元的第二端，所述电致发光单元的第二极连接所述第二电平端，用于在所述驱动电流的控制下显示灰阶。
[0035]可选的，同一个所述子像素电路中，第九开关单元的控制端和所述第十开关单元的控制端共用一条扫描线，其中所述第一扫描信号和第二扫描信号时序相同。
[0036]可选的，所述子像素电路还连接第二信号控制线和第三信号控制线，其中，每个所述子像素电路包括:四个开关单元、驱动单元、储能单元和电致发光单元；
[0037]其中，第十二开关单元的控制端输入第一扫描信号，第十二开关单元的第一端连接所述数据线，第十二开关单元的第二端连接所述储能单元的第一极，用于在所述第一扫描信号的控制下将所述数据线的信号写入所述储能单元的第一极；
[0038]第十三开关单元的控制端连接所述第二信号控制线，所述第十三开关单元的第一端连接所述第十二开关单元的第二端，所述第十三开关单元的第二端连接第二电平端，用于在所述第二信号控制线的信号控制下将所述第二电平端的第二电平写入所述储能单元的第一极；
[0039]第十四开关单元的控制端连接第二信号控制线，所述第十四开关单元的第一端连接所述储能单元的第二极，用于在第二信号控制线的控制下将第一电平和驱动单元的阈值电压写入所述储能单元的第二极；
[0040]所述驱动单元的输入端连接所述供电电路，所述驱动单元的控制端连接所述储能单元的第二极，所述驱动单元的输出端连接所述第十四开关单元的第二端，用于在输出端输出驱动电流；
[0041]第十五开关单元的控制端连接第三信号控制线，所述第十五开关单元的第一端连接所述驱动单元的输出端，用于在所述第三信号控制线的控制下控制所述驱动电流输入所述电致发光单元的第一极；
[0042]所述电致发光单元的第一极连接所述第十五开关单元的第二端，所述电致发光单元的第二极连接所述第二电平端，用于在所述驱动电流的控制下显示灰阶。
[0043]可选的，开关单元和驱动单元为薄膜场效应晶体管，各个开关单元的控制端为薄膜场效应晶体管的栅极，各个开关单元的第一端为薄膜场效应晶体管的源极，各个开关单元的第二端为薄膜场效应晶体管的漏极，所述驱动单元的输入端为薄膜场效应晶体管的源极，所述驱动单元的控制端为薄膜场效应晶体管的栅极，所述驱动单元的输出端为薄膜场效应晶体管的漏极。
[0044]可选的，所述储能单元为电容。
[0045]可选的，所述电致发光单元为有机发光二极管。
[0046]一方面，提供一种显示装置，包括上述任一像素电路。
[0047]可选的，所述像素电路的三个子像素电路位于同一像素内。
[0048]可选的，所述三个子像素电路位于数据线的同一侧。
[0049]可选的，所述像素电路的三个子像素电路位于相邻的两个像素内，其中所述三个子像素中相邻的第一子像素和第二子像素位于第一像素内，第三子像素位于第二像素内；
[0050]或者，其中所述三个子像素中第一子像素位于第一像素内，相邻的第二子像素和第三子像素位于第二像素内，其中第一像素和第二像素相邻。
[0051 ] 可选的，数据线位于所述第一像素和第二像素之间。
[0052]本发明的实施例提供的像素电路和显示装置，通过将相邻的三个子像素共用一条数据线，同时通过一个第一电平端向三个子像素提供工作电压，因此能够缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度。

【专利附图】

【附图说明】
[0053]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0054]图1为本发明实施例提供的一种像素电路的结构示意图；
[0055]图2为本发明另一实施例提供的一种像素电路的结构示意图；
[0056]图3为本发明如图2提供的像素电路中关键信号的时序图；
[0057]图4为本发明如图2提供的像素电路中Wl时序的电流流向示意图；
[0058]图5为本发明如图2提供的像素电路中w2时序的电流流向示意图；
[0059]图6为本发明如图2提供的像素电路中w3时序的电流流向示意图；
[0060]图7为本发明如图2提供的像素电路中w4时序的电流流向示意图；
[0061]图8为本发明如图2提供的像素电路中w5时序的电流流向示意图；
[0062]图9为本发明又一实施例提供的一种像素电路的结构示意图；
[0063]图10为本发明再一实施例提供的一种像素电路的结构示意图；
[0064]图11为本发明如图10提供的像素电路中关键信号的时序图；
[0065]图12为本发明如图10提供的像素电路中wl时序的电流流向示意图；
[0066]图13为本发明如图10提供的像素电路中w2时序的电流流向示意图；
[0067]图14为本发明如图10提供的像素电路中w3时序的电流流向示意图；
[0068]图15为本发明如图10提供的像素电路中w4时序的电流流向示意图；
[0069]图16为本发明如图10提供的像素电路中w5时序的电流流向示意图；
[0070]图17为本发明另一实施例提供的一种像素电路的结构示意图；
[0071]图18为本发明又一实施例提供的一种像素电路的结构示意图；
[0072]图19为本发明如图18提供的像素电路中关键信号的时序图；
[0073]图20为本发明如图18提供的像素电路中wl时序的电流流向示意图；
[0074]图21为本发明如图18提供的像素电路中w2时序的电流流向示意图；
[0075]图22为本发明如图18提供的像素电路中w3时序的电流流向示意图；
[0076]图23为本发明如图18提供的像素电路中w4时序的电流流向示意图；
[0077]图24为本发明如图18提供的像素电路中w5时序的电流流向示意图；
[0078]图25为本发明再一实施例提供的一种像素电路的结构示意图；
[0079]图26为本发明实施例提供的显示装置中像素电路与像素的一种位置关系的示意图；
[0080]图27为本发明实施例提供的显示装置中像素电路与像素的一种位置关系的示意图；
[0081]图28为本发明实施例提供的显示装置中像素电路与像素的一种位置关系的示意图。

【具体实施方式】
[0082]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0083]本发明所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外本发明实施例所采用的开关晶体管包括P型开关晶体管和N型开关晶体管两种，其中，P型开关晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型开关晶体管为在栅极为高电平时导通，在栅极为低电平时截止；驱动晶体管包括P型和N型，其中P型驱动晶体管在栅极电压为低电平(栅极电压小于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态；其中N型驱动晶体管的栅极电压为高电平(栅极电压大于源极电压)，且栅极源极的压差的绝对值大于阈值电压时处于放大状态或饱和状态。
[0084]本发明实施例提供了一种像素电路，如图1所示，包括:三个子像素电路(P1、P2和P3)，和一个供电电路VL，所述三个子像素电路共用数据线Data ；
[0085]所述供电电路VL连接第一电平端VA、第一信号控制线EMl和所述子像素电路(P1、P2和P3)，所述供电电路VL用于在所述第一信号控制线EMl的信号控制下通过所述第一电平端VA向所述子像素电路(P1、P2和P3)提供第一电平；
[0086]所述子像素电路(P1、P2和P3)连接所述供电电路VL和所述数据线Data，用于在所述供电电路VL提供的第一电平和所述数据线Data的数据信号控制下显示灰阶。
[0087]本发明的实施例提供的像素电路，通过将相邻的三个子像素共用一条数据线，同时通过一个第一电平端向三个子像素提供工作电压，因此能够缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度。
[0088]实施例一:
[0089]参照图2所示，本发明的实施例提供一种像素电路，具体包括:包括三个子像素电路(P1、P2和P3)，和一个供电电路VL，所述三个子像素电路共用数据线Data ；
[0090]其中所述供电电路包括，第一开关单元T11，第二开关单元T21和第三开关单元T31 ；
[0091]Tll的控制端连接所述第一信号控制线EM1，Tll的第一端连接所述第一电平端VA, Tll的第二端连接三个子像素电路中的第一子像素电路Pl，用于在所述第一信号控制线EMl的信号控制下向第一子像素电路Pl提供第一电平端VA的第一电平。
[0092]T21的控制端连接所述第一信号控制线EM1，T21的第一端连接所述第一电平端VA, T21的第二端连接三个子像素电路中的第二子像素电路P2，用于在所述第一信号控制线EMl的信号控制下向第二子像素电路P2提供第一电平端VA的第一电平。
[0093]T31的控制端连接所述第一信号控制线EM1，所述T31的第一端连接所述第一电平端VA，T31的第二端连接三个子像素电路中的第三子像素电路P3，用于在所述第一信号控制线EMl的信号控制下向第三子像素电路P3提供第一电平端VA的第一电平。
[0094]进一步的，每个所述子像素电路(P1、P2、P3)包括:四个开关单元、驱动单元、储能单元和电致发光单元；其中为了区分，在Pl中包括:四个开关单元依次为第四开关单元T12、第五开关单元T13、第六开关单元T14、第七开关单元T15，驱动单元为D16、储能单元为Cl、电致发光单元为01 ;在？2中包括:四个开关单元依次为第四开关单元T22、第五开关单元T23、第六开关单元T24、第七开关单元T25、驱动单元为D26、储能单元为C2、电致发光单元为02 ;在P3中包括:四个开关单元依次为第四开关单元T32、第五开关单元T33、第六开关单元T34、第七开关单元T35，驱动单元为D36、储能单元为C3、电致发光单元为03 ；
[0095]以下仅以Pl中的各器件的连接关系为例进行描述，P2、P3的器件连接关系参考Pl不再赘述。
[0096]其中，T12的控制端输入第一扫描信号SI，T12的第一端连接第二电平端VB ；T12的第二端连接储能单元Cl的第一极；用于在所述第一扫描信号SI的控制下将所述第二电平端VB的信号写入所述储能单元Cl的第一极；
[0097]Τ13的控制端输入第三扫描信号S3，Τ13的第一端连接所述数据线Data ;用于在所述第三扫描信号S3的控制下将数据线Data的信号在所述T13的第二端输出；
[0098]T14的控制端输入第二扫描信号S2，T14的第一端连接所述储能单元Cl的第一极，T14的第二端连接所述T13的第二端；用于在所述第二扫描信号S2的控制下将所述数据线Data的信号写入所述储能单元Cl的第一极以耦合抬升所述储能单元Cl第二极的电平；
[0099]驱动单元D16的控制端连接T14的第二端，驱动单元D16的输入端连接储能单元Cl的第二极，用于输出驱动电流；
[0100]T15的控制端输入第四扫描信号S4，T15的第一端连接所述驱动单元D16的输出端，用于在所述第四扫描信号S4的控制下控制所述驱动电流输入所述电致发光单元01的第一极；
[0101]所述电致发光单元01的第一极连接所述驱动单元D16的输出端，所述电致发光单元01的第二极连接所述第二电平端VB，用于在所述驱动电流的控制下显示灰阶；
[0102]所述储能单元Cl的第二极连接所述供电电路VL，用于储存所述数据线Data的信号和驱动单兀D16的阈值电压。
[0103]可选的，所述三个子像素电路中，第一子像素电路P1、第二子像素电路P2和第二子像素电路P3共用一条第一扫描线Scanl向所述第四开关单元(T12、T22和T32)的控制端输入第一扫描信号SI。由于三个子像素单元共用一条扫描线在一定程度上可以减少像素电路的信号线路数目，降低集成电路成本。
[0104]进一步的，所述第一子像素电路Pl的第五开关单元T13的控制端连接所述第一扫描线Scanl,所述第一子像素电路Pl的第一扫描信号SI和第三扫描信号S3时序相同。由于共用第一扫描线Scanl可以减少像素电路的信号线路数目，降低集成电路成本。
[0105]可选的，所述三个子像素电路中，第一子像素电路P1、第二子像素电路P2和第三子像素电路共用一条第二扫描线Scan2分别向所述第六开关单元(T14、T24和T34)的控制端和所述第七开关单元(Τ15、Τ25和Τ35)的控制端输入扫描信号S2和S4，其中所述第二扫描信号S2和第四扫描信号S4时序相同。由于三个子像素单元共用一条扫描线在一定程度上可以减少像素电路的信号线路数目，降低集成电路成本。
[0106]所述三个子像素电路中，所述第三子像素电路Ρ3的第五开关单元Τ33的控制端连接所述第二扫描线Scan2，由于第二扫描线Scan2同时连接T33和T34的控制端，因此所述第三子像素电路P3中输入T33控制端的第三扫描信号S3和输入T34控制端的第二扫描信号S2时序相同。由于共用第二扫描线Scan2可以减少像素电路的信号线路数目，降低集成电路成本。
[0107]以第一电平为高电平VDD、第二电平为通过接地提供的低电平VSS为例，结合图3所示的信号时序图，对图2提供的像素电路的工作原理进行说明。其中，各个开关单元以薄膜场效应晶体管(简称开关晶体管或TFT)为例，驱动单元以驱动型薄膜场效应晶体管(简称驱动晶体管或DTFT)为例，储能单元以电容为例，电致发光单元为有机发光二极管OLED为例进行说明。图2中还示出第一扫描线Scanl，第二扫描线Scan2和第三扫描线Scan3，其中第三扫描线Scan3用于向P2中的T23提供第三扫描信号S3，开关晶体管T14、T24、T34以N型开关晶体管为例，其余各个开关单元均以P型开关晶体管为例进行说明，图3所示的信号时序图可分为五个阶段，分别表示为重置阶段W1，第一放电阶段W2、第二放电阶段W3、第三放电阶段W4，发光阶段W5。
[0108]重置阶段Wl，Scanl，Scan3，EMl均为低电平，除了 Τ14、Τ24、Τ34、Τ23截止，其余TFT均导通，电容Cl的第一极bl点与电容C2的第一极b2点，以及C3的第一极b3点都同时接地，三点电势为0V，第二极al与a2及a3共三点都接入高电压VDD，由于T13和T33导通，D16的栅极dl与D36的栅极d3接入数据线的信号Vdata，电势为VI，参照图4示出了Wl阶段的电流流向示意图。
[0109]放电阶段W2，Scanl、Scan2和Scan3均为低电平，EMl为高电位，TFT导通情况是:T12、T22、T32、T13、T23、T33、T15、T25、T35 导通，其他 TFT 截止，电容 C1、C2 和 C3 放电，图 5中示出电容C1、C2和C3在各个子像素单元中的路径放电，直至al点电势为Vl+Vthl，a2点电势为Vl+Vth2，a3点电势为Vl+Vth3。此放电过程，电流仍然不会通过电致发光单元(01、02和03) D。D16的栅极dl、D26的栅极d2和D36的栅极d3点接入数据线信号Vdata，电势为VI。
[0110]第二放电阶段W3，Scanl转换为高电平，Cl两端的电势差为Vl+Vthl ;Scan2和Scan3持续为低电屏，EMl为高电平，TFT导通情况为:T23、T33、T15、T25、T35导通，其余TFT均截止，此时数据线的信号Vdata的电压为V2。第二子像素Ρ2和第三子像素Ρ3中的C2和C3继续放电(图6中示出了放电电流的路径)，电容C2的a2端电势变为V2+Vth2，电容C3的a3端电势变为V2+Vth3，并为下面的阶段作准备。
[0111]第三放电阶段W4，此阶段，Scanl和Scan2都为高电平，Scan3为低电平，TFT导通情况为:T33、T15、T25、T35导通，其余TFT均截止。第三像素中的C3继续放电(图7中示出了放电电流的路径)，此时数据线的信号Vdata的电压为V3，所以电容C3的a3端电势变为V3+Vth3，并为下面的发光阶段作准备。
[0112]发光阶段W5，电致发光单元(01、02和03)正式发光阶段，EMl为低电平，Scanl和Scan2、Scan3都为高电平，TFT导通情况为:T11、T21、T31、T14、Τ24、Τ34导通，其余TFT截止。三个电容Cl的al端、C2的a2端和C3的a3端接入第一电压端VA的高电平VDD，而电容Cl的bl端、C2的b2端和C3的b3端浮接，均要保持原来的压差，因此会发生等压跳变，dl点电势为VDD-Vl-Vthl，d2点电势为VDD_V2_Vth2，d3点电势为VDD_V3_Vth3，图8中示出了该阶段电路中电流的流向路径。
[0113]根据饱和电流公式，流入01的电流1_，由以下公式据算:
[0114]1led = K(Vcs-Vthl)2 = K[VDD-(VDD-Vl-Vthl)-Vthl]2 = K.Vl2
[0115]其中，Vth I为驱动晶体管D16的阈值电压，上述Vth2为驱动晶体管D26的阈值电压，上述Vth3为驱动晶体管D36的阈值电压
[0116]同理可以得到，流入02的电流为Ued = K.V22，流入03的电流为Imd = K.V32 ；Vgs为驱动晶体管栅极和源极之间的电压，K J μ Cox为工艺常数，W为TFT沟道宽度，L为薄膜晶体管的沟道长度，W、L都为可选择性设计的常数。
[0117]由上式中可以看到此时工作电流1_已经不受驱动晶体管阈值电压的影响，只与数据线Data电压(V1、V2和V3)有关。彻底解决了驱动晶体管由于工艺制程及长时间的操作造成阈值电压(Vth)漂移的问题，消除其对1_的影响，保证OLED的正常工作。
[0118]进一步的，所述供电电路VL可以仅包括一个开关单元，第一开关单元Tll，Tll的控制端连接所述第一信号控制线EMl，Tll的第一端连接所述第一电平端VA，Tll的第二端连接所述三个子像素电路，用于在所述第一信号控制线EMl的信号控制下向三个子像素电路提供第一电平端VA的第一电平。如图9所示，供电电路VL此时仅包括一个TFT，进一步的降低电路布线复杂度，降低集成电路成本。以这种方式来压缩补偿的TFT器件个数，这样可大幅缩减子像素大小并降低IC成本，从而获得更高的画质品质。
[0119]本发明的实施例提供的像素电路，通过将相邻的三个子像素共用一条数据线，同时通过一个第一电平端向三个子像素提供工作电压，因此能够缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度；同时流经电致发光单元的工作电流不受对应的驱动晶体管的阈值电压的影响，彻底解决了由于驱动晶体管的阈值电压漂移导致显示亮度不均的问题。
[0120]实施例二:
[0121]参照图10所示，本发明的实施例提供一种像素电路，具体包括:包括三个子像素电路(Pl、P2和P3)，和一个供电电路VL，所述三个子像素电路共用数据线Data ；
[0122]其中，所述供电电路包括，第一开关单元T11，第二开关单元T21和第三开关单元T31 ；
[0123]Tll的控制端连接所述第一信号控制线EM1，Tll的第一端连接所述第一电平端VA, Tll的第二端连接三个子像素电路中的第一子像素电路Pl，用于在所述第一信号控制线EMl的信号控制下向第一子像素电路Pl提供第一电平端的第一电平。
[0124]T21的控制端连接所述第一信号控制线EM1，T21的第一端连接所述第一电平端VA, T21的第二端连接三个子像素电路中的第二子像素电路P2，用于在所述第一信号控制线EMl的信号控制下向第二子像素电路P2提供第一电平端VA的第一电平。
[0125]T31的控制端连接所述第一信号控制线EM1，所述T31的第一端连接所述第一电平端VA，T31的第二端连接三个子像素电路中的第三子像素电路P3，用于在所述第一信号控制线EMl的信号控制下向第三子像素电路P3提供第一电平端VA的第一电平。
[0126]进一步的，所述子像素电路(P1、P2、P3)还连接第二信号控制线EM2和所述第一电平端VA，其中，每个所述子像素电路(P1、P2、P3)包括:四个开关单元、驱动单元、储能单元和电致发光单元；其中为了区分在Pl中包括:四个开关单元依次为第八开关单元T12、第九开关单元T13、第十开关单元T14、第十一开关单元T15，驱动单元为D16、储能单元为Cl、电致发光单元为01 ;在P2中包括:四个开关单元依次为第八开关单元T22、第九开关单元T23、第十开关单元T24、第十一开关单元T25、驱动单元为D26、储能单元为C2、电致发光单元为02 ;在P3中包括:四个开关单元依次为第八开关单元T32、第九开关单元T33、第十开关单元T34、第十一开关单元T35，驱动单元为D36、储能单元为C3、电致发光单元为03 ；
[0127]以下仅以Pl中的各器件的连接关系为例进行描述，P2、P3的器件连接关系参考Pl不再赘述。
[0128]其中，储能单元Cl的第一极al连接所述第一电平端VA，用于将第一电平端VA的第一电平写入储能单元Cl的第一极al ；
[0129]T12的控制端连接所述第二信号控制线EM2，T12的第一端连接所述储能单元Cl的第二极bl，T12的第二端连接第二电平端VB ;用于在第二信号控制线EM2的信号控制下将第二电平端VB的第二电平写入所述储能单元Cl的第二极bl ；
[0130]T13的控制端输入第二扫描信号S2，T13的第一端连接所述数据线Data，所述T13的第二端连接所述T15的输出端，用于在所述第二扫描信号S2的控制下将所述数据线Data的信号写入所述T15的输出端；
[0131]T14的控制端输入第一扫描信号SI，T14的第一端连接储能单元Cl的第二极bl，T14的第二极连接所述T15的输入端和所述供电电路VL，用于将数据线Data的信号和T15的阈值电压写入储能单元Cl的第二极b2 ；
[0132]D16的控制端连接所述T14的第一端，用于在输出端输出驱动电流；
[0133]T15的控制端连接所述第一信号控制线EM1，T15的第一端连接所述D16的输出端，用于在所述第一信号控制线EMl的信号控制下控制所述驱动电流输入所述电致发光单元01的第一极；
[0134]所述电致发光单元01的第一极连接所述T15的第二端，所述电致发光单元01的第二极连接所述第二电平端VB，用于在所述驱动电流的控制下显示灰阶。
[0135]可选的，同一个所述子像素电路中，第九开关单元(T13、T23或T33)的控制端和所述第十开关单元(Τ14、Τ24或Τ34)的控制端共用一条扫描线，其中所述第一扫描信号SI和第二扫描信号S2时序相同。如图10所示，Pl中Τ13的控制端和Τ14的控制端连接第一扫描线Scanl，Ρ2中Τ23的控制端和Τ24的控制端连接第二扫描线Scan2，P3中T33的控制端和T34的控制端连接第三扫描线Scan3，由于共用扫描线可以减少像素电路的信号线路数目，降低集成电路成本。
[0136]以第一电平为高电平VDD、第二电平为接地低电平VSS为例，结合图11所示的信号时序图，对图10提供的像素电路的工作原理进行说明。其中，各个开关单元以薄膜场效应晶体管(简称开关晶体管或TFT)为例，驱动单元以驱动型薄膜场效应晶体管(简称驱动晶体管或DTFT)为例，储能单元以电容为例，电致发光单元为有机发光二极管OLED为例进行说明。图11中还不出第一扫描线Scanl,第二扫描线Scan2和第三扫描线Scan3的时序信号，以各个开关单元均以P型开关晶体管为例进行说明，图11所示的信号时序图可分为五个阶段，分别表示为重置阶段W1，第一放电阶段W2、第二放电阶段W3、第三放电阶段W4，发光阶段W5。
[0137]重置阶段Wl，EMl、Scanl、Scan2和Scan3为高电平，EM2为低电平；各TFT的导通情况是:T12、Τ22、Τ32导通，其余TFT均截止，电容Cl的第二极bl点与电容C2的第二极b2点，以及C3的第二极b3点都同时接地，三点电势为0V，第二极al与a2及a3共三点都接入高电压VDD，参照图12示出了 Wl阶段的电流流向示意图。
[0138]放电阶段W2，Scanl为低电平，Scan2、Scan3、EMl和EM2均为高电位，数据线的电平为VI，TFT导通情况是:T13、T14导通，其余TFT均截止，电容Cl放电，图13中示出Cl在子像素单元Pl中的路径放电，直至bl点电势为Vl-Vthl，其中al点电势为VDD。
[0139]第二放电阶段W3，Scan2为低电平，Scanl、Scan3、EMl和EM2均为高电位，数据线的电平为V2，TFT导通情况是:T23、Τ24导通，其余TFT均截止，电容C2放电，图14中示出C2在子像素单元Ρ2中的路径放电，直至b2点电势为V2-Vth2，其中a2点电势为VDD。
[0140]第三放电阶段W4，Scan3为低电平，Scanl、Scan2、EMl和EM2均为高电位，数据线的电平为V3，TFT导通情况是:T33、T34导通，其余TFT均截止，电容C3放电，图15中示出C3在子像素单元Ρ3中的路径放电，直至b3点电势为V3-Vth3，其中a3点电势为VDD。
[0141]发光阶段W5，电致发光单元(01、02和03)正式发光阶段，EMl为低电平，Scanl、Scan2、Scan3和EM2都为低电平，TFT导通情况为:T1U T21、T31、T15、T25、T35导通，其余TFT截止。三个电容Cl的al端、C2的a2端和C3的a3端接入第一电压端VA的高电平VDD，而电容C1、C2和C3均保持原来的压差，D16的栅极al点电势为Vl-Vthl，a2点电势为V2-Vth2, a3点电势为V3-Vth3，图16中示出了该阶段电路中电流的流向路径。
[0142]根据饱和电流公式，流入01的电流I_D，由以下公式据算:
[0143]1led = K(Vcs-Vthl)2 = K[VDD- (Vl-Vthl)-Vthl]2 = K.(VDD-Vl)2
[0144]其中，Vth I为驱动晶体管D16的阈值电压，上述Vth2为驱动晶体管D26的阈值电压，上述Vth3为驱动晶体管D36的阈值电压
[0145]同理可以得到，流入02的电流为Imd = K.(VDD-V2)2，流入03的电流为I_D =




\y
K.(VDD-V3)2 ；VGS为驱动晶体管栅极和源极之间的电压，K = MCix- μ、Cm为工艺常数，
W为TFT沟道宽度，L为薄膜晶体管的沟道长度，W、L都为可选择性设计的常数。
[0146]由上式中可以看到此时工作电流I_D已经不受驱动晶体管阈值电压的影响，只与数据线Data电压(V1、V2和V3)有关。彻底解决了驱动晶体管由于工艺制程及长时间的操作造成阈值电压(Vth)漂移的问题，消除其对1_的影响，保证OLED的正常工作。
[0147]进一步的，所述供电电路VL可以仅包括一个开关单元，第一开关单元Tll，Tll的控制端连接所述第一信号控制线EMl，Tll的第一端连接所述第一电平端VA，Tll的第二端连接所述三个子像素电路，用于在所述第一信号控制线EMl的信号控制下向三个子像素电路提供第一电平端VA的第一电平。如图17所示，供电电路VL此时仅包括一个TFT，进一步的降低电路布线复杂度，降低集成电路成本。以这种方式来压缩补偿的TFT器件个数，这样可大幅缩减子像素大小并降低IC成本，从而获得更高的画质品质。
[0148]本发明的实施例提供的像素电路，通过将相邻的三个子像素共用一条数据线，同时通过一个第一电平端向三个子像素提供工作电压，因此能够缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度；同时流经电致发光单元的工作电流不受对应的驱动晶体管的阈值电压的影响，彻底解决了由于驱动晶体管的阈值电压漂移导致显示亮度不均的问题。
[0149]实施例三:
[0150]参照图18所示，本发明的实施例提供一种像素电路，具体包括:包括三个子像素电路(Pl、P2和P3)，和一个供电电路VL，所述三个子像素电路共用数据线Data ；
[0151]其中，所述供电电路VL包括，第一开关单元T11，第二开关单元T21和第三开关单元 T31 ；
[0152]Tll的控制端连接所述第一信号控制线EM1，Tll的第一端连接所述第一电平端VA, Tll的第二端连接三个子像素电路中的第一子像素电路P1，供电电路VL用于在所述第一信号控制线EMl的信号控制下向第一子像素电路Pl提供第一电平端VA的第一电平。
[0153]T21的控制端连接所述第一信号控制线EM1，T21的第一端连接所述第一电平端，T21的第二端连接三个子像素电路中的第二子像素电路P2，用于在所述第一信号控制线EMl的信号控制下向第二子像素电路P2提供第一电平端VA的第一电平。
[0154]T31的控制端连接所述第一信号控制线EM1，所述T31的第一端连接所述第一电平端VA，T31的第二端连接三个子像素电路中的第三子像素电路P3，用于在所述第一信号控制线EMl的信号控制下向第三子像素电路P3提供第一电平端VA的第一电平。
[0155]进一步的，所述子像素电路(P1、P2、P3)还连接第二信号控制线EM2和第三信号控制线EM3，其中，每个所述子像素电路(P1、P2、P3)包括:四个开关单元、驱动单元、储能单元和电致发光单元；其中为了区分在Pl中包括:四个开关单元依次为第十二开关单元T12、第十三开关单元T13、第十四开关单元T14、第十五开关单元T15，驱动单元为D16、储能单元为Cl、电致发光单元为01 ;在？2中包括:四个开关单元依次为第十二开关单元T22、第十三开关单元T23、第十四开关单元T24、第十五开关单元T25、驱动单元为D26、储能单元为C2、电致发光单元为02 ;在P3中包括:四个开关单元依次为第十二开关单元T32、第十三开关单元T33、第十四开关单元T34、第十五开关单元T35，驱动单元为D36、储能单元为C3、电致发光单元为03 ；
[0156]以下仅以Pl中的各器件的连接关系为例进行描述，P2、P3的器件连接关系参考Pl不再赘述。
[0157]其中，T12的控制端输入第一扫描信号SI, T12的第一端连接所述数据线Data，T12的第二端连接所述Cl的第一极al，用于在所述第一扫描信号的控制下将所述数据线的信号写入所述Cl的第一极al ；
[0158]T13的控制端连接所述第二信号控制线EM2，所述T13的第一端连接所述T12的第二端，所述T13的第二端连接第二电平端VB，用于在所述第二信号控制线EM2的信号控制下将所述第二电平端VB的第二电平写入所述Cl的第一极al ；
[0159]T14的控制端连接第二信号控制线EM2，所述T14的第一端连接所述Cl的第二极bl，用于在第二信号控制线EM2的信号控制下将第一电平和D16的阈值电压写入所述Cl的第二极bl ；
[0160]所述D16的输入端连接所述供电电路VL，所述D16的控制端连接所述Cl的第二极bl，所述D16的输出端连接所述T14的第二端，用于在输出端输出驱动电流；
[0161]T15的控制端连接第三信号控制线EM3，所述T15的第一端连接所述D16的输出端，用于在所述第三信号控制线EM3的信号控制下控制所述驱动电流输入所述电致发光单元01的第一极；
[0162]所述电致发光单元01的第一极连接所述T15的第二端，所述电致发光单元01的第二极连接所述第二电平端VB，用于在所述驱动电流的控制下显示灰阶。
[0163]以第一电平为高电平VDD、第二电平为接地低电平VSS为例，结合图19所示的信号时序图，对图18提供的像素电路的工作原理进行说明。其中，各个开关单元以薄膜场效应晶体管(简称开关晶体管或TFT)为例，驱动单元以驱动型薄膜场效应晶体管(简称驱动晶体管或DTFT)为例，储能单元以电容为例，电致发光单元为有机发光二极管OLED为例进行说明。图19中示出EM1，EM2，EM3，第一扫描线Scanl，第二扫描线Scan2和第三扫描线Scan3的时序信号,其中第一扫描线Scan向Pl的T12提供第一扫描信号；第二扫描线Scan2用于向P2的T22提供第一扫描信号；第三扫描线Scan3用于向P3的T32提供第一扫描信号；以各个开关单元均以P型开关晶体管为例进行说明，图18所示的信号时序图可分为五个阶段，分别表示为充电阶段W1，第一像素补偿阶段W2、第二像素补偿阶段W3、第三像素补偿阶段W4，发光阶段W5。
[0164]充电阶段Wl，Scanl、Scan2、Scan3、EM3为高电平，EMU EM2为低电平；各TFT的导通情况是:T12、Τ22、Τ32、Τ15、Τ25和Τ35截止，其余TFT均导通，电容Cl、C2和C3沿图20所示的电流流向放电，直至bl点电势为VDD-VthI，b2点电势为VDD-Vth2，b3点电势为VDD-Vth3，此放电过程，电流不会通过01、02和03。al、a2和a3点接地，电势都为0V。
[0165]第一像素补偿阶段W2，Scanl为低电平，Scan2、Scan3、EM1、EM2和EM3均为高电位，数据线的电平为Vl，TFT导通情况是:T12导通，其余TFT均截止，此时al点电势由原来的OV — VI，而bl点为浮接状态，因此要维持al、bl两点原来的压差(VDD-Vthl)，D16的栅极bl点电势会发生等压跳变，bl点电势跳变为VDD - Vthl+Vl，图21中示出第一像素补偿阶段电路流动路径。
[0166]第二像素补偿阶段W3，Scan2为低电平，Scanl、Scan3、EM1、EM2和EM3均为高电位，数据线的电平为V2，TFT导通情况是:T22导通，其余TFT均截止，此时a2点电势由原来的OV — V2，而b2点为浮接状态，因此要维持a2、b2两点原来的压差(VDD_Vth2)，D26的栅极b2点电势会发生等压跳变，b2点电势跳变为VDD - Vth2+V2,图22中示出第二像素补偿阶段电路流动路径。
[0167]第三像素补偿阶段W4，Scan3为低电平，Scanl、Scan2、EM1、EM2和EM3均为高电位，数据线的电平为V3，TFT导通情况是:T32导通，其余TFT均截止，此时a3点电势由原来的OV — V3，而b3点为浮接状态，因此要维持a3、b3两点原来的压差(VDD_Vth3)，D36的栅极b3点电势会发生等压跳变，b3点电势跳变为VDD - Vth3+V3，图23中示出第三像素补偿阶段电路流动路径。
[0168]发光阶段W5，电致发光单元(01、02和03)正式发光阶段，EM1、EM3为低电平，Scanl、Scan2、Scan3 和 EM2 都为高电平，TFT 导通情况为:T11、Τ21、Τ31、Τ15、Τ25、Τ35 导通，其余TFT截止。
[0169]三个像素接入第一电压端VA的高电平VDD，而电容Cl、C2和C3均保持原来的压差，bl 点电势为 VDD-Vthl+Vl，b2 点电势为 VDD_Vth2+V2，b3 点电势为 VDD_Vth3+V3，图 24中示出了该阶段电路中电流的流向路径。
[0170]根据饱和电流公式，流入01的电流I_D，由以下公式据算:
[0171]1led = K(Vcs-Vthl)2 = K[VDD-(VDD-Vl-Vthl)-Vthl]2 = K.Vl2
[0172]其中，Vth I为驱动晶体管D16的阈值电压，上述Vth2为驱动晶体管D26的阈值电压，上述Vth3为驱动晶体管D36的阈值电压
[0173]同理可以得到，流入02的电流为Ued = K.V22，流入03的电流为Imd = K.V32 ；Vgs为驱动晶体管栅极和源极之间的电压，Λ Y μ Cox为工艺常数，W为TFT沟道宽度，L为薄膜晶体管的沟道长度，W、L都为可选择性设计的常数。
[0174]由上式中可以看到此时工作电流I_D已经不受驱动晶体管阈值电压的影响，只与数据线Data电压(V1、V2和V3)有关。彻底解决了驱动晶体管由于工艺制程及长时间的操作造成阈值电压(Vth)漂移的问题，消除其对1_的影响，保证OLED的正常工作。
[0175]进一步的，所述供电电路VL可以仅包括一个开关单元，第一开关单元Tll，Tll的控制端连接所述第一信号控制线EMl，Tll的第一端连接所述第一电平端VA，Tll的第二端连接所述三个子像素电路，用于在所述第一信号控制线EMl的信号控制下向三个子像素电路提供第一电平端VA的第一电平。如图25所示，供电电路VL此时仅包括一个TFT，进一步的降低电路布线复杂度，降低集成电路成本。以这种方式来压缩补偿的TFT器件个数，这样可大幅缩减子像素大小并降低IC成本，从而获得更高的画质品质。
[0176]本发明的实施例提供的像素电路，通过将相邻的三个子像素共用一条数据线，同时通过一个第一电平端向三个子像素提供工作电压，因此能够缩减显示装置中用于像素电路的信号线路数目，降低集成电路成本，同时提高显示装置的像素密度；同时流经电致发光单元的工作电流不受对应的驱动晶体管的阈值电压的影响，彻底解决了由于驱动晶体管的阈值电压漂移导致显示亮度不均的问题。
[0177]本发明的实施例提供一种显示装置，包括上述任一像素电路。
[0178]可选的，所述三个子像素位于数据线的同一侧。参照图26所示，子像素电路Pl、子像素电路P2、子像素电路P3、位于数据线Data的同一侧，即位于两条数据线Data之间，其中P1、P2和P3构成一个像素电路。
[0179]可选的，参照图27所示，像素电路的三个子像素电路位于相邻的两个像素内，其中所述三个子像素中相邻的第一子像素和第二子像素位于第一像素内，第三子像素位于第二像素内；如图27所示，子像素电路Pl和子像素电路P2位于第一像素内；子像素电路P3位于第二像素内；
[0180]可选的，参照图28所示，其中所述三个子像素中第一子像素位于第一像素内，相邻的第二子像素和第三子像素位于第二像素内，其中第一像素和第二像素相邻，如图28所示，子像素电路Pl位于第一像素内；子像素电路P2和子像素电路P3位于第二像素内；其中参照图27和28所示，数据线Data位于第一像素和第二像素之间。这样能够使得元器件在相应的基板上的分布更加均匀，以上图26、27、28中还示出了与数据线Data交叉的栅线
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[0181]显示装置可以为:电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
[0182]以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何熟悉本【技术领域】的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
【权利要求】
1.一种像素电路，其特征在于，包括三个子像素电路，和一个供电电路，所述三个子像素电路共用数据线； 所述供电电路连接第一电平端、第一信号控制线和所述子像素电路，所述供电电路用于在所述第一信号控制线的信号控制下通过所述第一电平端向所述子像素电路提供第一电平； 所述子像素电路连接所述供电电路和所述数据线，用于在所述供电电路提供的第一电平和所述数据线的数据信号控制下显示灰阶。
2.根据权利要求1所述的像素电路，其特征在于，所述供电电路包括，第一开关单元，所述第一开关单元的控制端连接所述第一信号控制线，所述第一开关单元的第一端连接所述第一电平端，所述第一开关单元的第二端连接所述三个子像素电路，用于在所述第一信号控制线的信号控制下向三个子像素电路提供第一电平端的第一电平。
3.根据权利要求1所述的像素电路，其特征在于，所述供电电路包括，第一开关单元，第二开关单元和第三开关单元； 所述第一开关单元的控制端连接所述第一信号控制线，所述第一开关单元的第一端连接所述第一电平端，所述第一开关单元的第二端连接三个子像素电路中的第一子像素电路，用于在所述第一信号控制线的信号控制下向第一子像素电路提供第一电平端的第一电平； 所述第二开关单元的控制端连接所述第一信号控制线，所述第二开关单元的第一端连接所述第一电平端，所述第二开关单元的第二端连接三个子像素电路中的第二子像素电路，用于在所述第一信号控制线的信号控制下向第二子像素电路提供第一电平端的第一电平； 所述第三开关单元的控制端连接所述第一信号控制线，所述第三开关单元的第一端连接所述第一电平端，所述第三开关单元的第二端连接三个子像素电路中的第三子像素电路，用于在所述第一信号控制线的信号控制下向第三子像素电路提供第一电平端的第一电平。
4.根据权利要求1所述的像素电路，其特征在于，每个所述子像素电路包括:四个开关单元、驱动单元、储能单元和电致发光单元； 其中，第四开关单元的控制端输入第一扫描信号，第四开关单元的第一端连接第二电平端；第四开关单元的第二端连接储能单元的第一极；用于在所述第一扫描信号的控制下将所述第二电平端的信号写入所述储能单元的第一极； 第五开关单元的控制端输入第三扫描信号，第五开关单元的第一端连接所述数据线；用于在所述第三扫描信号的控制下将数据线的信号在所述第五开关单元的第二端输出； 第六开关单元的控制端输入第二扫描信号，第六开关单元的第一端连接所述储能单元的第一极；所述第六开关单元的第二端连接所述第五开关单元的第二端，用于在所述第二扫描信号的控制下将所述数据线的信号写入所述储能单元的第一极以耦合抬升所述储能单元第二极的电平； 驱动单元的控制端连接所述第六开关单元的第二端，驱动单元的输入端连接储能单元的第二极，用于输出驱动电流； 第七开关单元的控制端输入第四扫描信号，所述第七开关单元的第一端连接所述驱动单元的输出端，用于在所述第四扫描信号的控制下控制所述驱动电流输入所述电致发光单元的第一极； 所述电致发光单元的第一极连接所述驱动单元的输出端，所述电致发光单元的第二极连接所述第二电平端，用于在所述驱动电流的控制下显示灰阶； 所述储能单元的第二极连接所述供电电路，用于储存所述数据线的信号和驱动单元的阈值电压。
5.根据权利要求4所述的像素电路，其特征在于，所述三个子像素电路中，第一子像素电路、第二子像素电路和第二子像素电路共用一条第一扫描线向所述第四开关单元的控制端输入第一扫描信号。
6.根据权利要求5所述的像素电路，其特征在于，所述第一子像素电路的第五开关单元的控制端连接所述第一扫描线，所述第一子像素电路的第一扫描信号和第三扫描信号时序相同。
7.根据权利要求4所述的像素电路，其特征在于，所述三个子像素电路中，第一子像素电路、第二子像素电路和第三子像素电路共用一条第二扫描线向所述第六开关单元的控制端和所述第七开关单元的控制端输入扫描信号，其中所述第二扫描信号和第四扫描信号时序相同。
8.根据权利要求7所述的像素电路，其特征在于，所述三个子像素电路中，所述第三子像素电路的第五开关单元的控制端连接所述第二扫描线，所述第三子像素电路中输入第五开关单元控制端的第三扫描信号和输入第六开关单元控制端的第二扫描信号时序相同。
9.根据权利要求1所述的像素电路，其特征在于，所述子像素电路还连接第二信号控制线和所述第一电平端，其中，每个所述子像素电路包括:四个开关单元、驱动单元、储能单元和电致发光单元； 其中，储能单元的第一极连接所述第一电平端，用于将第一电平端的第一电平写入储能单元的第一极； 第八开关单元的控制端连接所述第二信号控制线，第八开关单元的第一端连接所述储能单元的第二极，第八开关单元的第二端连接第二电平端；用于在第二信号控制线的信号控制下将第二电平端的第二电平写入所述储能单元的第二极； 第九开关单元的控制端输入第二扫描信号，第九开关单元的第一端连接所述数据线，所述第九开关单元的第二端连接所述驱动单元的输出端，用于在所述第二扫描信号的控制下将所述数据线的信号写入所述驱动单元的输出端； 第十开关单元的控制端输入第一扫描信号，第十开关单元的第一端连接储能单元的第二极，第十开关单元的第二极连接所述驱动单元的输入端和所述供电电路，用于将数据线的信号和所述驱动单元的阈值电压写入所述储能单元的第二极； 驱动单元的控制端连接所述第十开关单元的第一端，用于在输出端输出驱动电流； 第十一开关单元的控制端连接所述第一信号控制线，所述第十一开关单元的第一端连接所述驱动单元的输出端，用于在所述第一信号控制线的信号控制下控制所述驱动电流输入所述电致发光单元的第一极； 所述电致发光单元的第一极连接所述第十一开关单元的第二端，所述电致发光单元的第二极连接所述第二电平端，用于在所述驱动电流的控制下显示灰阶。
10.根据权利要求9所述的像素电路，其特征在于，同一个所述子像素电路中，第九开关单元的控制端和所述第十开关单元的控制端共用一条扫描线，其中所述第一扫描信号和第二扫描信号时序相同。
11.根据权利要求1所述的像素电路，其特征在于，所述子像素电路还连接第二信号控制线和第三信号控制线，其中，每个所述子像素电路包括:四个开关单元、驱动单元、储能单元和电致发光单元； 其中，第十二开关单元的控制端输入第一扫描信号，第十二开关单元的第一端连接所述数据线，第十二开关单元的第二端连接所述储能单元的第一极，用于在所述第一扫描信号的控制下将所述数据线的信号写入所述储能单元的第一极； 第十三开关单元的控制端连接所述第二信号控制线，所述第十三开关单元的第一端连接所述第十二开关单元的第二端，所述第十三开关单元的第二端连接第二电平端，用于在所述第二信号控制线的信号控制下将所述第二电平端的第二电平写入所述储能单元的第一极; 第十四开关单元的控制端连接第二信号控制线，所述第十四开关单元的第一端连接所述储能单元的第二极，用于在第二信号控制线的信号控制下将第一电平和驱动单元的阈值电压写入所述储能单元的第二极； 所述驱动单元的输入端连接所述供电电路，所述驱动单元的控制端连接所述储能单元的第二极，所述驱动单元的输出端连接所述第十四开关单元的第二端，用于在输出端输出驱动电流； 第十五开关单元的控制端连接第三信号控制线，所述第十五开关单元的第一端连接所述驱动单元的输出端，用于在所述第三信号控制线的信号控制下控制所述驱动电流输入所述电致发光单元的第一极； 所述电致发光单元的第一极连接所述第十五开关单元的第二端，所述电致发光单元的第二极连接所述第二电平端，用于在所述驱动电流的控制下显示灰阶。
12.根据权利要求2-11任一项所述的像素电路，其特征在于，开关单元和驱动单元为薄膜场效应晶体管，各个开关单元的控制端为薄膜场效应晶体管的栅极，各个开关单元的第一端为薄膜场效应晶体管的源极，各个开关单元的第二端为薄膜场效应晶体管的漏极，所述驱动单元的输入端为薄膜场效应晶体管的源极，所述驱动单元的控制端为薄膜场效应晶体管的栅极，所述驱动单元的输出端为薄膜场效应晶体管的漏极。
13.根据权利要求2-11任一项所述的像素电路，其特征在于，所述储能单元为电容。
14.根据权利要求2-11任一项所述的像素电路，其特征在于，所述电致发光单元为有机发光二极管。
15.一种显示装置，其特征在于，包括如权利要求1-14任一项所述的像素电路。
16.根据权利要求15所述的显示装置，其特征在于，所述像素电路的三个子像素电路位于同一像素内。
17.根据权利要求16所述的显示装置，其特征在于，所述三个子像素电路位于数据线的同一侧。
18.根据权利要求15所述的显示装置，其特征在于，所述像素电路的三个子像素电路位于相邻的两个像素内，其中所述三个子像素中相邻的第一子像素和第二子像素位于第一像素内，第三子像素位于第二像素内； 或者，其中所述三个子像素中第一子像素位于第一像素内，相邻的第二子像素和第三子像素位于第二像素内，其中第一像素和第二像素相邻。
19.根据权利要求18所述的显示装置，其特征在于，数据线位于所述第一像素和第二像素之间。
【文档编号】G09G3/32GK104167171SQ201410342198
【公开日】2014年11月26日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】杨盛际 申请人:京东方科技集团股份有限公司, 北京京东方光电科技有限公司