移位寄存器单元及其驱动方法、栅极驱动电路、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术：

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)或者OLED(Organic Light Emitting Diode，有机发光二极管)显示器内设置有阵列基板，其中，阵列基板可以划分为显示区域和位于显示区域周边的布线区域。其中周边区域内设置有用于对栅线进行逐行扫描的栅极驱动电路。现有的栅极驱动电路常采用GOA(Gate Driver on Array，阵列基板行驱动)设计将TFT(Thin Film Transistor，薄膜场效应晶体管)栅极开关电路集成在上述周边区域，以形成栅极驱动电路。

此外随着触控(Touch)技术的不断发展，上述显示器包括触控屏，该触摸屏可分为外挂式与内嵌式，外挂式可以将具有触控功能的面板定位在显示器的出光侧，且覆盖显示器的可视区域。内嵌式是将具有触控功能集成在显示器的显示面板(Panel)上。

上述栅极驱动电路包括多个级联的移位寄存器单元，现有技术中，为了避免触控扫描信号输入的过程中与GOA电路输移位寄存器单元输出的栅极扫描信号发生冲突，通常在触控扫描信号输入时，需要控制移位寄存器单元的输出端向栅线无信号输出。当触控扫描信号输入后，移位寄存器单元的输出端继续对栅线进行扫描。然而，由于移位寄存器单元中的薄膜晶体管存在漏电流，从而使得触控扫描信号输入后，移位寄存器单元的输出端继续对栅线进行扫描时，移位寄存器单元输出的栅极扫描信号被拉低或者无信号输出，从而影响显示器的正常显示。

技术实现要素：

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够使得触控扫描信号与栅极扫描信号互不干扰的同时，在触控信号输入结束后，避免TFT漏电导致GOA电路输出的栅极扫描信号被拉低或者无信号输出。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的一方面，提供一种移位寄存器单元，包括第一输入模块、第二输入模块、上拉模块、下拉控制模块、触控下拉模块、充电模块、降噪模块；所述第一输入模块连接第一信号输入端、第一电压端以及上拉节点，用于在所述第一信号输入端的控制下，将所述第一电压端的信号输出至所述上拉节点；所述第二输入模块连接第二信号输入端、第二电压端以及所述上拉节点，用于在第二信号输入端的控制下，将所述第二电压端的信号输出至所述上拉节点；所述上拉模块连接所述第一时钟信号输入端、信号输出端以及所述上拉节点，用于在所述上拉节点的控制下，将所述第一时钟信号输入端的第一时钟信号输出至所述信号输出端，并对所述上拉节点的电位进行存储；所述下拉控制模块连接所述上拉节点、所述第一时钟信号输入端、第二时钟信号输入端、第三电压端以及下拉节点，用于在所述第一时钟信号输入端的控制下将所述第一时钟信号输入端的第一时钟信号输出至所述下拉节点；或者用于在所述第二时钟信号输入端的控制下将所述第二时钟信号输入端的第二时钟信号输出至所述下拉节点；或者用于在所述上拉节点的控制下将所述下拉节点的电位下拉至所述第三电压端的电位；所述触控下拉模块连接所述信号输出端、触控信号控制端以及所述第三电压端，用于在所述触控信号控制端的控制下，将所述信号输出端的电位下拉至所述第三电压端的电位；所述充电模块连接所述触控信号控制端和所述上拉节点，用于在所述上拉节点和触控信号端的控制下，将所述触控信号控制端的信号输出至所述上拉节点；所述降噪模块连接所述下拉节点、所述上拉节点、信号输出端以及所述第三电压端，用于在所述下拉节点的控制下，分别将所述上拉节点和所述信号输出端的电位下拉至所述第三电压端的电位。

优选的，所述第一输入模块包括第一晶体管，所述第一晶体管的栅极连接所述第一信号输入端，第一极连接所述第一电压端，第二极与所述上拉节点相连接。

优选的，所述第二输入模块包括第二晶体管，所述第二晶体管的栅极连接所述第二信号输入端，第一极连接所述第二电压端，第二极与所述上拉节点相连接。

优选的，所述上拉模块包括第三晶体管和第一电容；所述第三晶体管的栅极连接所述上拉节点，第一极连接所述第一时钟信号输入端，第二极与所述信号输出端相连接；所述第一电容的一端与所述上拉节点相连接，另一端连接所述信号输出端。

优选的，所述下拉控制模块包括第四晶体管、第五晶体管和第二电容；第四晶体管的栅极和第一极连接所述第一时钟信号输入端，第二极与所述下拉节点相连接；所述第五晶体管的栅极连接所述上拉节点，第一极连接所述下拉节点，第二极与所述第三电压端相连接；所述第二电容的一端连接所述第二时钟信号输入端，另一端与所述下拉节点相连接。

优选的，所述触控下拉模块包括第六晶体管，所述第六晶体管的栅极连接触控信号控制端，第一极连接所述信号输出端。

优选的，所述充电模块包括第七晶体管和第八晶体管；所述第七晶体管的栅极和第一极连接所述触控信号控制端，第二极连接所述第八晶体管的第一极；所述第八晶体管的栅极和第二极连接所述上拉节点。

优选的，所述充电模块包括第七晶体管和第八晶体管；所述第七晶体管的栅极连接上拉节点，第一极连接所述触控信号控制端，第二极与所述第八晶体管的栅极相连接；所述第八晶体管的第一极连接所述触控信号控制端，第二极与所述上拉节点相连接。

优选的，所述降噪模块包括第九晶体管和第十晶体管；所述第九晶体管的栅极连接所述下拉节点，第一极连接所述上拉节点，第二极与所述第三电压端相连接；所述第十晶体管的栅极连接所述下拉节点，第一极连接所述信号输出端，第二极与所述第三电压端相连接。

本发明实施例的另一方面，提供一种栅极驱动电路，包括多个级联的如上所述的任意一种移位寄存器单元，第一级移位寄存器单元的第一信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端连接下一级移位寄存器单元的第一信号输入端；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的第二信号输入端连接上一级移位寄存器单元的信号输出端；最后一级移位寄存器单元的第二信号输入端连接所述起始信号端。

本发明实施例的又一方面，提供一种显示装置，包括如上所述的栅极驱动电路。

本发明实施例的再一方面，提供一种驱动方法，包括在一图像帧内，所述方法包括：输入阶段：在第一信号输入端的控制下，第一输入模块将第一电压端的信号输出至上拉节点；上拉模块将所述上拉节点的电位进行存储，并在所述上拉节点的控制下，所述上拉模块将第一时钟信号输入端的信号输出至信号输出端；输出阶段：在上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述第一时钟信号输入端的第一时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号；复位阶段：下拉控制模块在所述第二时钟信号输入端和所述上拉节点的控制下，将所述第二时钟信号输入端的第二时钟信号输出至下拉节点；在所述下拉节点的控制下，所述降噪模块将所述上拉节点和所述信号输出端的电压下拉至所述第三电压端的电位；第二输入模块在第二信号输入端的控制下，将上拉节点的电位下拉至所述第二电压端的电位；降噪保持阶段：所述下拉控制模块在所述第一时钟信号输入端和所述上拉节点的控制下，将所述第一时钟信号输入端的第一时钟信号输出至下拉节点；在所述下拉节点的控制下，所述降噪模块将所述上拉节点和所述信号输出端的电压下拉至所述第三电压端的电位；在下一图像帧之前重复所述复位阶段和所述降噪保持阶段第一信号输入端、第二信号输入端、第一时钟信号输入端以及第二时钟信号输入端的控制信号，使得所述信号输出端保持无信号输出的状态；触控信号输入阶段：触控下拉模块在触控信号控制端的控制下，将所述信号输出端的电位下拉至所述第三电压端的电位。

优选的，在相邻两帧图像帧之间插入所述触控信号输入阶段。

优选的，一图像帧内的输出阶段插入所述触控信号输入阶段，在所述输入阶段，所述驱动方法还包括：充电模块在所述上拉节点和所述触控信号控制端的控制下，将所述触控信号控制端的信号输出至上拉节点，并通过上拉模块对所述上拉节点的电位进行存储。

优选的，当所述移位寄存器单元中的晶体管均为N型晶体管时，在第一电压端输入高电平，第三电压端输入低电平的情况下，所述方法包括：所述输入阶段：所述第一信号输入端输入高电平，所述第一输入模块在所述第一信号输入端的高电平的控制下将所述第一电压端的高电平输出至上拉节点；所述输出阶段：在所述上拉节点高电平的控制下，所述上拉模块将所述第一时钟信号输入端的高电平输出至所述信号输出端；所述复位阶段：所述第二时钟信号输入端的高电平输出至所述下拉节点，在所述下拉节点的控制下，所述降噪模块将所述上拉节点和所述信号输出端的电压下拉至所述第三电压端的低电平；所述第二信号输入端输入高电平，所述第二输入模块在所述第二信号输入端输入的高电平的控制下将上拉节点的电位下拉至所述第二电压端的低电平；所述降噪保持阶段：所述第一时钟信号输入端的高电平输出至所述下拉节点，在所述下拉节点的控制下，所述降噪模块将所述上拉节点和所述信号输出端的电压下拉至所述第三电压端的低电平；所述触控信号输入阶段：触控信号控制端输出高电平，所述触控下拉模块在所述触控信号控制端输出的高电平的控制下将所述信号输出端的电位下拉至所述第三电压端的低电平。

优选的，当所述移位寄存器单元中的晶体管均为N型晶体管时，所述触控信号输入阶段：所述触控信号控制端输出高电平，所述上拉节点输出高电平，所述充电模块将所述触控信号控制端的高电平输出至所述上拉节点

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。该移位寄存器单元包括第一输入模块、第二输入模块、上拉模块、下拉控制模块、触控下拉模块、充电模块、降噪模块。其中，第一输入模块连接第一信号输入端、第一电压端以及上拉节点，用于在第一信号输入端的控制下，将第一电压端的信号输出至上拉节点。第二输入模块连接第二信号输入端、第二电压端以及上拉节点，用于在第二信号输入端的控制下，将第二电压端的信号输出至上拉节点。上拉模块连接第一时钟信号输入端、信号输出端以及上拉节点，用于在上拉节点的控制下，将第一时钟信号输入端的第一时钟信号输出至信号输出端，并对上拉节点的电位进行存储。下拉控制模块连接上拉节点、第一时钟信号输入端、第二时钟信号输入端、第三电压端以及下拉节点，用于在所述第一时钟信号输入端的控制下将所述第一时钟信号输入端的第一时钟信号输出至所述下拉节点；或者用于在所述第二时钟信号输入端的控制下将所述第二时钟信号输入端的第二时钟信号输出至所述下拉节点；或者用于在所述上拉节点的控制下将所述下拉节点的电位下拉至所述第三电压端的电位。触控下拉模块连接信号输出端、触控信号控制端以及第三电压端，用于在触控信号控制端的控制下，将信号输出端的电位下拉至第三电压端的电位。充电模块连接触控信号控制端和上拉节点，用于在上拉节点的控制下，将触控信号控制端的信号输出至上拉节点。降噪模块连接下拉节点、上拉节点、信号输出端以及第三电压端，用于在下拉节点的控制下，分别将上拉节点和信号输出端的电位下拉至第三电压端的电位。

这样一来，一方面，通过上拉控制模块能够将第一信号输入端的电压输出至上拉节点，此外，第二输入模块能够在第二信号输入端的控制下，将第二电压端的电压输出至上拉节点。在此情况下，当该移位寄存器单元采用正向扫描时，第一电压端的电压用于对上拉节点进行充电，第二电压端的电压用于对上拉节点进行复位，而当该移位寄存器单元采用反向扫描时，第二电压端的电压用于对上拉节点进行充电，第一电压端的电压用于对上拉节点进行复位。

基于此，当上拉节点被充电后，上拉模块在该上拉节点的控制下，可以将第一时钟信号输入端的第一时钟信号输出至信号输出端，以使得信号输出端在输出阶段能够对与该信号输出端相连接的栅线输出栅极扫描信号，此外，下拉控制模块能够控制下拉节点的电位，以使得该下拉节点能够控制降噪模块将上拉节点和信号输出端的电位下拉至第三电压端的电位，以对上拉节点和信号输出端的进行降噪。

另一方面，在该移位寄存器单元的输出阶段，当触控下拉模块能够在触控信号输入时，将信号输出端的电位下拉至第三电压端的电位，从而避免触控信号与信号输出端输出的栅极扫描信号相互干扰。此外，充电模块能够将触控信号控制端的电压输出至上拉节点，以对上拉节点进行充电，使得触控信号输入结束后，上拉节点的电位能够得以保持，从而避免移位寄存器单元中的TFT出现漏电而导致上拉节点的电位降低的问题，从而使得信号输出端在上述输出阶段保持输出栅极扫描信号。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为图1中各个模块的一种具体结构示意图；

图3为图1中各个模块的另一种具体结构示意图；

图4为控制图2或3所示的移位寄存器单元的一种信号时序图；

图5为控制图2或3所示的移位寄存器单元的另一种信号时序图；

图6为本发明实施例提供的一种栅极驱动电路的结构示意图。

附图标记：

10-第一输入模块；20-第二输入模块；30-上拉模块；40-下拉控制模块；50-触控下拉模块；60-充电模块；70-降噪模块；IN1-第一信号输入端；IN2-第二信号输入端；CLK-第一时钟信号输入端；CLKB-第二时钟信号输入端；OUTPUT-信号输出端；V1-第一电压端；V2-第二电压端；V3-第三电压端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供一种移位寄存器单元，如图1所示，包括第一输入模块10、第二输入模块20、上拉模块30、下拉控制模块40、触控下拉模块50、充电模块60、降噪模块70。

其中，第一输入模块10连接第一信号输入端IN1、第一电压端V1以及上拉节点PU，用于在第一信号输入端IN1的控制下，将第一电压端V1的信号输出至上拉节点PU。

第二输入模块20连接第二信号输入端IN2、第二电压端V2以及上拉节点PU，用于在第二信号输入端IN2的控制下，将第二电压端V2的信号输出至上拉节点PU。

上拉模块30连接第一时钟信号输入端CLK、信号输出端OUTPUT以及上拉节点PU，用于在上拉节点PU的控制下，将第一时钟信号输入端CLK的第一时钟信号输出至信号输出端OUTPUT，并对上拉节点PU的电位进行存储。

下拉控制模块40连接上拉节点PU、第一时钟信号输入端CLK、第二时钟信号输入端CLKB、第三电压端V3以及下拉节点PD，用于在第一时钟信号输入端CLK的控制下将第一时钟信号输入端CLK的第一时钟信号输出至下拉节点PD。或者，用于在第二时钟信号输入端CLK的控制下，将第二时钟信号输入端CLKB的第二时钟信号输出至下拉节点PD。或者，用于在上拉节点PU的控制下，将下拉节点PD的电位下拉至第三电压端V3的电位。

触控下拉模块50连接信号输出端OUTPUT、触控信号控制端SW以及第三电压端V3，用于在触控信号控制端SW的控制下，将信号输出端OUTPUT的电位下拉至第三电压端V3的电位。

充电模块60连接触控信号控制端SW和上拉节点PU，用于在上拉节点PU和触控信号端SW的控制下，将触控信号控制端SW的信号输出至上拉节点PU。

降噪模块70连接下拉节点PD、上拉节点PU、信号输出端OUTPUT以及第三电压端V3，用于在下拉节点PD的控制下，分别将上拉节点PU和信号输出端OUTPUT的电位下拉至第三电压端V3的电位。

这样一来，一方面，通过上拉控制模块能够将第一信号输入端的电压输出至上拉节点，此外，第二输入模块能够在第二信号输入端的控制下，将第二电压端的电压输出至上拉节点。在此情况下，当该移位寄存器单元采用正向扫描时，第一电压端的电压用于对上拉节点进行充电，第二电压端的电压用于对上拉节点进行复位，而当该移位寄存器单元采用反向扫描时，第二电压端的电压用于对上拉节点进行充电，第一电压端的电压用于对上拉节点进行复位。

基于此，当上拉节点被充电后，上拉模块在该上拉节点的控制下，可以将第一时钟信号输入端的第一时钟信号输出至信号输出端，以使得信号输出端在输出阶段能够对与该信号输出端相连接的栅线输出栅极扫描信号，此外，下拉控制模块能够控制下拉节点的电位，以使得该下拉节点能够控制降噪模块将上拉节点和信号输出端的电位下拉至第三电压端的电位，以对上拉节点和信号输出端的进行降噪。

另一方面，在该移位寄存器单元的输出阶段，当触控下拉模块能够在触控信号输入时，将信号输出端的电位下拉至第三电压端的电位，从而避免触控信号与信号输出端输出的栅极扫描信号相互干扰。此外，充电模块能够将触控信号控制端的电压输出至上拉节点，以对上拉节点进行充电，使得触控信号输入结束后，上拉节点的电位能够得以保持，从而避免移位寄存器单元中的TFT出现漏电而导致上拉节点的电位降低的问题，从而使得信号输出端在上述输出阶段保持输出栅极扫描信号。

以下对图1中各个模块的具体结构进行详细的说明。

具体的，上述第一输入模块10包括第一晶体管M1。该第一晶体管M1的栅极连接第一信号输入端IN1，第一极连接第一电压端V1，第二极与上拉节点PU相连接。

第二输入模块20包括第二晶体管M2，该第二晶体管M2的栅极连接第二信号输入端IN2，第一极连接第二电压端V2，第二极与上拉节点PU相连接。

上拉模块30可以包括第三晶体管M3和第一电容C1。

其中，第三晶体管M3的栅极连接上拉节点PU，第一极连接第一时钟信号输入端CLK，第二极与信号输出端OUTPUT相连接。

第一电容C1的一端与上拉节点PU相连接，另一端连接信号输出端OUTPUT。

下拉控制模块40包括第四晶体管M4、第五晶体管M5和第二电容C2。

第四晶体管M4的栅极和第一极连接第一时钟信号输入端CLK，第二极与下拉节点PD相连接。

第五晶体管M5的栅极连接上拉节点PU，第一极连接下拉节点PD，第二极与第三电压端V3相连接。

第二电容C2的一端连接第二时钟信号输入端CLKB，另一端与下拉节点PD相连接。

触控下拉模块50包括第六晶体管M6，该第六晶体管M6的栅极连接触控信号控制端SW，第一极连接信号输出端OUTPUT。

充电模块60包括第七晶体管M7和第八晶体管M8。

其中，如图2所示，第七晶体管M7的栅极和第一极连接触控信号控制端SW，第二极连接第八晶体管M8的第一极。第八晶体管M8的栅极和第二极连接上拉节点PU。

或者，当充电模块60包括第七晶体管M7和第八晶体管M8时，第七晶体管M7和第八晶体管M8的连接方式可以如图3所示，第七晶体管M7的栅极连接上拉节点PU，第一极连接触控信号控制端SW，第二极与第八晶体管M8的栅极相连接。第八晶体管M8的第一极连接触控信号控制端SW，第二极与上拉节点PU相连接。

此外，降噪模块70包括第九晶体管M9和第十晶体管M10。

其中，第九晶体管M9的栅极连接下拉节点PD，第一极连接上拉节点PU，第二极与第三电压端V3相连接。

第十晶体管M10的栅极连接下拉节点PD，第一极连接信号输出端OUTPUT，第二极与第三电压端V3相连接。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

以下以上述晶体管均为N型晶体管为例，并结合图4或图5对如图2和图3所示的移位寄存器单元中的各个晶体管，在一图像帧(例如第U帧，U≥1，U为正整数)的不同的阶段(P1～P4)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端V1恒定输出高电平，第二电压端V2和V3恒定输出低电平为例进行的说明。此外，以下说明是以第一信号输入端IN1接收输入信号INPUT，第二信号输入端IN2接收复位信号RESET为例。

当无触控信号输入时，上述触控信号控制端SW输入低电平，第六晶体管M6、第七晶体管M7以及第八晶体管M8均处于截止状态。

在此情况下，输入阶段P1，INPUT＝1，RESET＝0，CLK＝0，CLKB＝1；其中“0”表示低电平，“1”表示高电平。

此时，由于第一信号输入端IN1输出高电平，因此第一晶体管M1导通，从而将第一电压端V1的高电平输出至上拉节点PU，并通过第一电容C1对该高电平进行存储。在上拉节点PU的控制下，第三晶体管M3导通，将第一时钟信号输入端CLK的低电平至信号输出端OUTPUT。

在上拉节点PU高电位的控制下，第五晶体管M5导通。因此，即使第二时钟信号输入端CLKB输出高电平，下拉节点PD的电位也会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第九晶体管M9和第十晶体管M10均处于截止状态。

此外，第一时钟信号输入端CLK输入低电平，使得第四晶体管M4截止，第二信号输入端IN2输入低电平，使得第二晶体管M2截止。

综上所述，信号输出端OUTPUT在上述输入阶段P1输出低电平。

输出阶段P2，INPUT＝0，RESET＝0，CLK＝1，CLKB＝0；

此时，由于第一信号输入端IN1输出低电平，因此第一晶体管M1处于截止状态。第一电容C1将输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第三晶体管M3保持开启状态。在此情况下，第一时钟信号输入端CLK的高电平通过第三晶体管M3输出至信号输出端OUTPUT。此外，在第一电容C1的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第三晶体管M3处于导通的状态，从而使得第一时钟信号输入端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

此外，在上拉节点PU高电位的控制下，第五晶体管M5导通，因此，即使第一时钟信号输入端CLK输入的高电平将第四晶体管M4导通，该第一时钟信号输入端CLK的高电平通过第四晶体管M4输出至下拉节点，该下拉节点PD的电位仍然会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第九晶体管M9和第十晶体管M10均处于截止状态。

此外，第二信号输入端IN2输入低电平，使得第二晶体管M2截止。

综上所述，信号输出端OUTPUT在上述输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。

复位阶段P3，INPUT＝0，RESET＝1，CLK＝0，CLKB＝1；

此时，由于第二信号输入端IN2输出高电平，第二晶体管M2导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，以对上拉节点PU进行复位，第三晶体管M3、第五晶体管均处于截止状态。

由于第一时钟信号输入端CLK输入低电平，从而使得第四晶体管M4处于截止状态。而第二时钟信号输入端CLKB输入高电平，在第二电容C2的自举作用下，下拉节点PD的电位升高至高电平，从而将第九晶体管M9和第十晶体管M10导通，通过第九晶体管M9将通过第九晶体管M9将上拉节点PU的电位下拉至第三电压端V3的低电平，以对上拉节点PU进行复位，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，以对信号输出端OUTPUT进行复位。

此外，第二时钟信号输入端CLKB输出高电平将第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，所述第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平传输至下拉节点PD，并通过第二电容C2将上述高电平进行存储。

此外，第一信号输入端IN1输入低电平，第二晶体管M2截止。

降噪保持阶段P4，INPUT＝0，RESET＝0，CLK＝1，CLKB＝0；

此时，第一时钟信号输入端CLK输入高电平，将第四晶体管M4导通，从而使得第一时钟信号输入端CLK的高电平输出至下拉节点，在该下拉节点PD的控制下，将第九晶体管M9和第十晶体管M10导通，通过第九晶体管M9将通过第九晶体管M9将上拉节点PU的电位下拉至第三电压端V3的低电平，以对上拉节点PU进行降噪，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，以对信号输出端OUTPUT进行降噪。

此外，本阶段中除了第九晶体管M9和第十晶体管M10导通以外，其余晶体管均处于截止状态。

接下来，可以在下一图像帧(第U+1帧)之前重复复位阶段P3和降噪保持阶段P4的第一信号输入端IN1、第二信号输入端IN2、第一时钟信号输入端CLK以及第二时钟信号输入端CLKB的控制信号，以对信号输出端OUTPUT进行持续降噪。

当有触控信号输入时，如图4所示，触控信号可以在相邻的两图像帧之间插入，例如在第U帧和第U+1帧之间插入触控信号输入阶段P5，以在该触控信号输入阶段P5输入触控信号。或者，当显示面板内栅线的扫描频率增加，例如大于60HZ时，可以如图5所示，在一图像帧内插入，例如在一图像帧中的输入阶段P2内插入上述触控信号输入阶段P5，以在该触控信号输入阶段P5输入触控信号。

需要说明的是，当上述触控信号输入阶段P5在相邻的两图像帧之间插入，或者在一图像帧内除了输入阶段P2以外阶段插入时，虽然上述信号输出端OUTPUT在触控信号输入阶段P5插入时刻均处于无栅极扫描信号输出的状态，但是为了避免由于信号输出端OUTPUT输出的信号产生波动从而对触控信号造成干扰，图2或图3中的第六晶体管M6处于导通的状态，从而能够将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，使得信号输出端OUTPUT在触控信号输入阶段P5避免信号波动对触控信号造成的干扰。

此外，当上述触控信号输入阶段P5如图5所示，插入至在一图像帧中的输入阶段P2，为了避免信号输出端OUTPUT在输入阶段P2输出栅极扫描信号与触控信号相互干扰，图2或图3中的第六晶体管M6导通，能够将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，使得信号输出端OUTPUT在触控信号输入阶段P5避免输出栅极扫描信号，以解决栅极扫描信号会与触控信号相互干扰的问题。

在此基础上，图2或图3中的第七晶体管M7以及第八晶体管M8在输入阶段P2均处于导通的状态，从而可以将触控信号控制端SW的高电平输出至上拉节点PU，以对上拉节点PU进行充电，使得触控信号输入结束后(即触控信号输入阶段P5结束后)，上拉节点PU的电位能够得以保持，从而避免移位寄存器单元中的TFT例如第十晶体管10和第九晶体管M9出现漏电而导致上拉节点PU的电位降低的现象，使得信号输出端OUTPUT在上述输出阶段P2保持输出栅极扫描信号。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图4或图5中各个控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。

此外，上述移位寄存器单元的工作过程，是以上述多个移位寄存器单元级联构成的栅极驱动电路采用正向扫描的方式为例进行的说明。当采用反向扫描时，在图2和图3所示的移位寄存器单元中，可以将第一信号输入端IN1接收复位信号RESET，第二信号输入端IN2接收输入信号INPUT。此外，上述第一电压端V1输入低电平，第二电压端V2输入高电平即可。

本发明实施例提供一种栅极驱动电路，如图6所示，包括多个级联的如上述所述的任意一种移位寄存器单元(RS1、RS2……RSn)。

第一级移位寄存器单元RS1的第一信号输入端IN1连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第一信号输入端IN1相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。

此外，除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第二信号输入端IN2连接上一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSn的第二信号输入端IN2连接上述起始信号端STV。这样一来，当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的第一信号输入端IN1时，最后一级移位寄存器单元RSn的第二信号输入端IN2可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。

需要说明的是，为了使得每一个移位寄存器单元的第一时钟信号输入端CLK与第二时钟信号输入端CLKB输出的信号如图4或图5所示波形的频率、振幅相同，相位相反。可以如图6所示，不同移位寄存器单元上的第一时钟信号输入端CLK和第二时钟信号输入端CLKB分别与第一系统时钟信号输入端CLK1和第二系统时钟信号输入端CLK2交替连接。

例如，第一级移位寄存器单元RS1的第一时钟信号输入端CLK连接第一系统时钟信号输入端CLK1，第二时钟信号输入端CLKB连接第二系统时钟信号输入端CLK2；第二级移位寄存器单元RS2的第一时钟信号输入端CLK连接第二系统时钟信号输入端CLK2，第二时钟信号输入端CLKB连接第一系统时钟信号输入端CLK3。以下移位寄存器单元的连接方式同上所述。

在此基础上，每一级移位寄存器单元的第一电压端V1连接高电平VDD，第二电压端V1连接低电平VSS，第三电压端V3连接低电平VGL。

此外，图6所示的栅极驱动电路是对栅线进行正向扫描时各个控制信号的连接方法。当采用该栅极驱动电路对栅线进行反向扫描时，

第一级移位寄存器单元RS1的第二信号输入端IN2连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的第二信号输入端IN2相连接。除了最后一级移位寄存器单元RSn以外，下一级移位寄存器单元的第一信号输入端IN1连接上一级移位寄存器单元的信号输出端OUTPUT。最后一级移位寄存器单元RSn的第一信号输入端IN1连接上述起始信号端STV。

在此基础上，每一级移位寄存器单元的第一电压端V1连接低电平VSS，第二电压端V1连接高电平VDD，第三电压端V3连接低电平VGL。

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，具体的在一图像帧内，所述方法包括：

如图4或图5所示的输入阶段P1：

在第一信号输入端IN1的控制下，第一输入模块10将第一电压端V1的信号输出至上拉节点PU。上拉模块30将上拉节点PU的电位进行存储，并在上拉节点PU的控制下，上拉模块30将第一时钟信号输入端CLK的信号输出至信号输出端OUTPUT。

此外，下拉控制模块40在第二时钟信号输入端CLKB和上拉节点PU的控制下，将下拉节点PD的电位下拉至第三电压端V3。此外，第二输入模块20和降噪模块70均未开启。

当上述移位寄存器单元中各个模块的结构如图2或3所示，且各个模块中的晶体管均为N型晶体管时，如图4或图5所示，在该输入阶段P1中，第一时钟信号输入端CLK输入低电平，第二时钟信号输入端CKLB输入高电平，第一信号输入端IN1输入高电平，第二信号输入端IN2输入低电平，上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。

基于此，第一信号输入端IN1输入高电平，第一输入模块10在所述第一信号输入端的高电平的控制下将第一电压端V1的高电平输出至上拉节点PU。具体的，在该输入阶段P1中上述各个模块中晶体管的通断情况为：由于第一信号输入端IN1输出高电平，因此第一晶体管M1导通，从而将第一电压端V1的高电平输出至上拉节点PU，并通过第一电容C1对该高电平进行存储。在上拉节点PU的控制下，第三晶体管M3导通，将第一时钟信号输入端CLK的低电平至信号输出端OUTPUT。

在上拉节点PU高电位的控制下，第五晶体管M5导通。因此，即使第二时钟信号输入端CLKB输出高电平，下拉节点PD的电位也会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第九晶体管M9和第十晶体管M10均处于截止状态。

此外，第一时钟信号输入端CLK输入低电平，使得第四晶体管M4截止，第二信号输入端IN2输入低电平，使得第二晶体管M2截止。

在输出阶段P2：

在上拉模块30将上一阶段存储的信号输出至上拉节点PU，在上拉节点PU的控制下，上拉模块30将第一时钟信号输入端CLK的第一时钟信号输出至信号输出端OUTPUT，该信号输出端OUTPUT输出栅极扫描信号。

此外，下拉控制模块40在第二时钟信号输入端CLKB和上拉节点PU的控制下，将下拉节点PD的电位下拉至第三电压端V3。此外，在该阶段，第一输入模块10、第二输入模块20和降噪模块70均未开启。

当上述移位寄存器单元中各个模块的结构如图2或3所示，且各个模块中的晶体管均为N型晶体管时，如图4或图5所示，在该输出阶段P2中，第一时钟信号输入端CLK输入高电平，第二时钟信号输入端CLKB输入低电平，第一信号输入端IN1输入低电平，第二信号输入端IN2输入低电平；上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出高电平。

基于此，在上拉节点PU高电平的控制下，上拉模块30将第一时钟信号输入端CLK的高电平输出至信号输出端OUTPUT。具体的，在该输出阶段P2中上述各个模块中晶体管的通断情况为：由于第一信号输入端IN1输出低电平，因此第一晶体管M1处于截止状态。第一电容C1将输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第三晶体管M3保持开启状态。在此情况下，第一时钟信号输入端CLK的高电平通过第三晶体管M3输出至信号输出端OUTPUT。此外，在第一电容C1的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第三晶体管M3处于导通的状态，从而使得第一时钟信号输入端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

此外，在上拉节点PU高电位的控制下，第五晶体管M5导通，因此，即使第一时钟信号输入端CLK输入的高电平将第四晶体管M4导通，该第一时钟信号输入端CLK的高电平通过第四晶体管M4输出至下拉节点，该下拉节点PD的电位仍然会通过第五晶体管M5下拉至第三电压端V3的低电平。在此情况下，第九晶体管M9和第十晶体管M10均处于截止状态。

此外，第二信号输入端IN2输入低电平，使得第二晶体管M2截止。

复位阶段P3：

下拉控制模块40在第二时钟信号输入端CLKB和上拉节点PU的控制下，将第二时钟信号输入端CLKB的第二时钟信号输出至下拉节点PD。在该下拉节点PD的控制下，降噪模块70将上拉节点PU和信号输出端OUTPUT的电压下拉至第三电压端V3的电位。第二输入模块20在第二信号输入端IN2的控制下，将上拉节点PU的电位下拉至第二电压端V2的电位。

此外，在该阶段，第一输入模块20、上拉模块30以及下拉控制模块40均未开启。

当上述移位寄存器单元中各个模块的结构如图2或3所示，且各个模块中的晶体管均为N型晶体管时，如图4或图5所示，在复位阶段P3中，第一时钟信号输入端CLK输入低电平，第二时钟信号输入端CLKB输入高电平，第一信号输入端IN1输入低电平，第二信号输入端IN2输入高电平；上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。

基于此，第二时钟信号输入端CLKB的高电平输出至下拉节点PD，在下拉节点PD的控制下，降噪模块70将上拉节点PU和信号输出端OUTPUT的电压下拉至第三电压端V3的低电平。第二信号输入端CLKB输入高电平，第二输入模块20将上拉节点PU的电位下拉至第二电压端V2的低电平。具体的，在该复位阶段P3中上述各个模块中晶体管的通断情况为：由于第二信号输入端IN2输出高电平，第二晶体管M2导通，从而将上拉节点PU的电位下拉至第二电压端V2的低电平，以对上拉节点PU进行复位，第三晶体管M3、第五晶体管均处于截止状态。

由于第一时钟信号输入端CLK输入低电平，从而使得第四晶体管M4处于截止状态。而第二时钟信号输入端CLKB输入高电平，在第二电容C2的自举作用下，下拉节点PD的电位升高至高电平，从而将第九晶体管M9和第十晶体管M10导通，通过第九晶体管M9将通过第九晶体管M9将上拉节点PU的电位下拉至第三电压端V3的低电平，以对上拉节点PU进行复位，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，以对信号输出端OUTPUT进行复位。

此外，第二时钟信号输入端CLKB输出高电平将第三晶体管M3导通，且第二时钟信号输入端CLKB输出高电平通过第三晶体管M3传输至第四晶体管M4的栅极，所述第四晶体管M4导通，使得第二时钟信号输入端CLKB输出高电平传输至下拉节点PD，并通过第二电容C2将上述高电平进行存储。

此外，第一信号输入端IN1输入低电平，第二晶体管M2截止。

降噪保持阶段P4：

下拉控制模块40在第一时钟信号输入端CLK和上拉节点PU的控制下，将第一时钟信号输入端CLK的第一时钟信号输出至下拉节点PD。在下拉节点PD的控制下，降噪模块70将上拉节点PU和信号输出端OUTPUT的电压下拉至第三电压端V3的电位。

接下来，在下一图像帧(第U+1帧)之前重复复位阶段P3和降噪保持阶段P4的第一信号输入端IN1、第二信号输入端IN2、第一时钟信号输入端CLK以及第二时钟信号输入端CLKB的控制信号，使得信号输出端OUTPUT保持无信号输出的状态。

当上述移位寄存器单元中各个模块的结构如图2或3所示，且各个模块中的晶体管均为N型晶体管时，如图4或图5所示，在降噪保持阶段P4，第一时钟信号输入端CLK输入高电平，第二时钟信号输入端CLKB输入低电平，第一信号输入端IN1输入低电平，第二信号输入端IN2输入低电平；上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。

基于此，第一时钟信号输入端CLK的高电平输出至下拉节点PD，在下拉节点PD的控制下，降噪模块70将上拉节点PU和信号输出端OUTPUT的电压下拉至第三电压端V3的低电平。具体的，在该降噪保持阶段P4中上述各个模块中晶体管的通断情况为：第一时钟信号输入端CLK输入高电平，将第四晶体管M4导通，从而使得第一时钟信号输入端CLK的高电平输出至下拉节点，在该下拉节点PD的控制下，将第九晶体管M9和第十晶体管M10导通，通过第九晶体管M9将通过第九晶体管M9将上拉节点PU的电位下拉至第三电压端V3的低电平，以对上拉节点PU进行降噪，并通过第十晶体管M10将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，以对信号输出端OUTPUT进行降噪。

此外，本阶段中除了第九晶体管M9和第十晶体管M10导通以外，其余晶体管均处于截止状态。

进一步的，当有触控信号输入时，上述驱动方法还如图4或图5所示的包括触控信号输入阶段P5，该阶段中触控下拉模块50在触控信号控制端SW的控制下，将信号输出端OUTPUT的电位下拉至第三电压端V3的电位。

当上述移位寄存器单元中各个模块的结构如图2或3所示，且各个模块中的晶体管均为N型晶体管时，如图4或图5所示，在触控信号输入阶段P5，触控信号控制端50输入高电平；所述信号输出端输出低电平。

基于此，触控信号控制端SW输出高电平，触控下拉模块50将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平。具体的，在该触控信号输入阶段P5中触控下拉模块50中的第六晶体管M6处于导通的状态，从而能够将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，使得信号输出端OUTPUT在触控信号输入阶段P5避免信号波动对触控信号造成的干扰。

需要说明的是，如图4所示，触控信号可以在相邻的两图像帧之间插入，在相邻两帧图像帧之间，例如U帧和第U+1帧之间插入上述触控信号输入阶段P5。

或者，当有触控信号输入时，如图5所示，在一图像帧(例如第U帧)内的输出阶段插入触控信号输入阶段P5，该驱动方法还包括：

充电模块60在上拉节点PU和触控信号控制端SW的控制下，将触控信号控制端SW的信号输出至上拉节点PU，并通过上拉模块30对上拉节点PU的电位进行存储。

当上述移位寄存器单元中各个模块的结构如图2或3所示，且各个模块中的晶体管均为N型晶体管时，如图4或图5所示，在触控信号输入阶段P5，触控信号控制端50输入高电平；上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。

基于此，触控信号控制端SW输出高电平，上拉节点PU输出高电平，充电模块60将触控信号控制端SW的高电平输出至上拉节点PU。具体的，在该触控信号输入阶段P5中上述各个模块中晶体管的通断情况为：图2或图3中的第六晶体管M6导通，能够将信号输出端OUTPUT的电位下拉至第三电压端V3的低电平，使得信号输出端OUTPUT在触控信号输入阶段P5避免输出栅极扫描信号，以解决栅极扫描信号会与触控信号相互干扰的问题。

在此基础上，图2或图3中的第七晶体管M7以及第八晶体管M8在输入阶段P2均处于导通的状态，从而可以将触控信号控制端SW的高电平输出至上拉节点PU，以对上拉节点PU进行充电，使得触控信号输入结束后(即触控信号输入阶段P5结束后)，上拉节点PU的电位能够得以保持，从而避免移位寄存器单元中的TFT例如第十晶体管10和第九晶体管M9出现漏电而导致上拉节点PU的电位降低的现象，使得信号输出端OUTPUT在上述输出阶段P2保持输出栅极扫描信号。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。