专利名称：一种基于非2的整次幂数字频率合成技术的频率转换设备的制作方法
技术领域：
本实用新型属于数字频率合成技术领域，尤其涉及一种基于非2的整次幂数字频率合成技术的频率转换设备。
背景技术：
直接数字频率合成器技术是一种新的频率合成方法，与传统模拟的频率合成器相t匕，直接数字频率合成器具有低成本、低功耗、高分辨率和快速转换时间等优点，是无线通信设备系统实现全数字化的一个关键技术。目前成熟的直接数字频率合成器技术主要由两部分组成相位累加器和波形存储器，在工作时钟的驱动下，相位累加器对频率控制字进行线性累加，输出相位字对波形存储器进行查表寻址，使之输出幅度相位连续变化的波形信号。N位相位累加器将相位圆周分成2Nf相位点，其相位的分辨率为Λ φ = 2π/2Ν。已知其工作时钟频率为Fs，最小频率间隔为Af = Fs/2n。直接数字频率合成器输出的频率为Ftjut，可以计算出频率控制字为Fw = F0Ut/Fs*2No频率控制字累加后的结果是相位字，相位字大于2N时溢出取其余数，其溢出的频率就是直接数字频率合成器输出信号的频率。if [Pw ⑴彡 2n]Pw (i+1) =Pw ⑴+FwelsePw (i+1) = Pw (i) -2N通过累加得到的相位字进行查表即可输出信号。对一个周期内标准余弦信号进行2N采样，得到的采样点存入波形存储器中。在实际应用中，利用正弦波的对称性，将2 31范围内的幅值、相位点映射到π/2范围内，降低4倍存储量，只需要存储2Ν个采样点中的2ν_2个采样点。对于N位的相位累加器，输出频率的频率字为Fw = FJFJZ'Fw应为正整数。由公式知只有当工作频率Fs和输出频率Ftjut是2的整次幂倍数关系时，才能整除，否则计算的频率字就会有误差。在实际应用中，对频率合成器的要求通常是主时钟频率为Fs，要求输出频率为K*DF的正余弦波信号，其中，DF为步进频率，k = Kmin Kmax表示一段连续的整数范围，而通常Fs和DF不满足2的整次幂倍数关系。为了解决这一问题，通常的做法是增加相位累加器的位数N ，N越大造成的频率误差也越小。但这样会使波形存储器相当庞大，折中的办法是相位累加器的位数N可以较大，但截取相位累加器的高M位作为波形存储器的寻址地址，低位不参与寻址，然而这样会引入波形幅度误差。为了使频率误差和波形幅度达到可接收的范围，需要较大的N和M数值，也使波形存储器占用大量资源。
发明内容本实用新型提供了一种基于非2的整次幂数字频率合成技术的频率转换设备，旨在解决现有技术提供的数字频率合成器只有当工作频率和输出频率是2的整次幂倍数关系时才能整除，否则计算的频率字就会有误差，以及波形存储器占用大量资源的问题。本实用新型的技术方案是这样实现的，一种基于非2的整次幂数字频率合成技术的频率转换设备，该频率转换设备由输入射频单元、AD单元、输入数字变频单元、数字信号处理单元、输出数字变频单元、DA单元、输出射频单元依次连接而成；所述输入数字变频单元为配置有输入数字频率合成器的输入数字变频单元；所述输出数字变频单元为配置有输出数字频率合成器的输出数字变频单元。进一步，所述输入数字变频单元和输出数字变频单元是通过硬件平台FPGA实现，硬件平台FPGA芯片采用Altera公司的EP4CE115F23C8器件。本实用新型提供的基于非2的整次幂数字频率合成技术的频率转换设备，由输入射频单元、AD单元、输入数字变频单元、数字信号处理单元、输出数字变频单元、DA单元、输出射频单元依次连接而成；在为Fs情况下，输出正余弦信号的频率为的整数倍，而仅要求主时钟频率是输出频率步进值的整倍数，并且没有频率误差，波形幅度误差只受数值位宽影响而没有不受相位字位宽截取的影响；相位圆周上的相位点数不需要是2的整次幂，减小了相位字的冗余度，减小了查表的容量，增加了直接数字频率合成器输出频率的灵活性，拓宽了直接数字频率合成器应用范围，具有较强的推广与应用价值。
图1是本实用新型实施例提供的基于非2的整次幂数字频率合成技术的频率转换设备的结构框图；图2为与本实用新型实施例相配套的软件模块图。图中11、相位累加器；12、象限累加器；13、波形存储器。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，
以下结合附图及实施例，对本实用新型进行进一步的详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定发明。如图1所示，本实用新型实施例提供了一种基于非2的整次幂数字频率合成技术的频率转换设备，该频率转换设备由输入射频单元、AD单元、输入数字变频单元、数字信号处理单元、输出数字变频单元、DA单元、输出射频单元依次连接而成；所述输入数字变频单元为配置有输入数字频率合成器的输入数字变频单元；所述输出数字变频单元为配置有输出数字频率合成器的输出数字变频单元。输入数字变频单元和输出数字变频单元是通过硬件平台FPGA实现，硬件平台FPGA芯片采用Altera公司的EP4CE115F23C8器件。图2为与本实用新型实施例相配套的软件模块图。主要包括相位累加器11、象限累加器12、波形存储器13 ；相位累加器11与象限累加器12相连接，象限累加器12与波形存储器13相连接。在本实用新型实施例中，该数字正余弦频率合成器在主时钟频率为Fs情况下，输出频率为K*DF的正余弦波信号，其中DF为输出频率步进值，k = I Fs/DF，Fs为DF的整倍数。[0025]在本实用新型实施例中，相位累加器、象限累加器采用MCS-51。在本实用新型实施例中，波形存储器采用USB 口存储器。利用本实用新型实施例提供的基于非2的整次幂数字频率合成技术的频率转换设备进行工作的实现流程。包括以下步骤把Fs只能整除DF而不能整除2*DF的情况定义为“全长”，把Fs只能整除2*DF而不能整除4*DF的情况定义为“半长”，把Fs只能整除4*DF而不能整除8*DF的情况定义为“ 1/4长”，把Fs可整除8*DF的情况定义为“ 1/8长”，并计算波形存储器13表格容量，其中Fs为主时钟频率，DF为输出频率步进值；在步骤S202中，相位累加器11在“全长”、“半长”、“ 1/4长”、“1/8长”情况下使得2l_1 ( Fs/DF < 2l、2l-1 ( Fs/(2*DF) < 2L、2L-1 ( Fs/(4*DF) < 2L、2L-1 ( Fs/(8*DF) < 2L,并以模Fs/DF、Fs/(2*DF)、Fs/(4*DF)、Fs/(8*DF)进行累加，每次累加数值为K，其中L为位宽；象限累加器12在“全长”、“半长”、“1/4长”、“1/8长”情况下使得T = 0、1、2、3，
其中，T为位宽；根据相位累加器11及象限累加器12的数值累加结果，从波形存储器13中读取出合成的正余弦信号。波形存储器13表格基本地址长度为Fs/DF，“全长”、“半长”、“1/4长”、“1/8长”情况下波形存储器13的容量 分别为Fs/DF、Fs/(2*DF)、Fs/(4*DF)、Fs/(8*DF)+l个地址长度。在本实用新型实施例中，相位累加器11每次的累加数值大于或等于模值时，累加数值减去模值，同时象限累加器12加I。在本实用新型实施例中，当相位累加器11数值为PHASE，象限累加器12数值为QUAD，输出正交波形信号为COS和SIN，分别表示正弦和余弦值，“全长”情况下，没有QUAD，只用PHASE做地址从波形存储器13中读出；“半长”情况下，QUAD只有I位，O I共2个数值；“ 1/4长”情况下，QUAD有2位，O 3共4个数值；“ 1/8长”情况下，QUAD有3位，O 7共8个数值。如图2所示，该数字正余弦频率合成器由三个部件组成波形存储器13，相位累加器11，象限累加器12 ;假定设计要求为工作频率为Fs，输出信号频率步进要求DF，输出频率为K*DF，k取值范围为I Fs/DF。设计过程如下1.计算波形存储器13表格容量，其基本的地址长度为Fs/DF，为了降低波形存储器13容量要求，充分利用正余弦波形的重复性。为此把Fs只能整除DF而不能整除2*DF的情况成为“全长”;把Fs只能整除2*DF而不能整除4*DF的情况成为“半长”，把Fs只能整除4*DF而不能整除8*DF的情况成为“1/4长”，把Fs可以整除8*DF的情况成为“1/8长”；2.计算波形存储器13表格，假定地址为整数PHASE，则余弦表为C0S_V(PHASE) = cos(2* π*PHASE*Fs/DF)，正弦表为SIN_V(PHASE) = sin (2* π *PHASE*Fs/DF)。“全长”、“半长”、“1/4长”、“1/8长”情况下波形存储器13的容量分别为Fs/DF、Fs/ (2*DF)、Fs/ (4*DF)、Fs/ (8*DF) +1 个地址长度；3.相位累加器11设计，位宽为L，在“全长”、“半长”、“1/4长”、“1/8长”情况下分别要求 2L_1 ( Fs/DF < 2l、2l_1 ( Fs/(2*DF) < 2L、2M ( Fs/(4*DF) < 2L、2L_1 ( Fs/(8*DF)< 2L,以模 Fs/DF、FS/(2*DF)、Fs/(4*DF)、Fs/(8*DF)进行累加，每次累加数值为 K ；4.象限累加器12设计，位宽为T，在“全长”、“半长”、“1/4长”、“1/8长”情况下分别要求T = 0、l、2、3。在“全长”情况下象限累加器12就不再需要。相位累加器11每次累加数值为K，当大于或等于模值时，累加数值减去模值，同时象限累加器12加I ;5.表格读出机制。假定相位累加器11数值为PHASE，象限累加器12数值为QUAD，输出正交波形信号为COS和SIN，分别表示正弦和余弦值。“全长”情况下，没有QUAD，只用PHASE做地址从波形存储器13中读出
C0S=C0S_V(PHASE)
SIN=SIN_V(PHASE)
“半长”情况下，QUAD只有I位，0~1共2个数值 If (QUAD=二O) begin
C0S=C0S_V(PHASE)
SIN=SIN—V(PHASE)
End
Else begin COS=-COS—V(PHASE)
SIN二-SIN—V(PHASE)
End
“ 1/4长"情况下，QUAD有2位，O 3共4个数值 case(QUAD)
权利要求1.一种基于非2的整次幂数字频率合成技术的频率转换设备，其特征在于，该频率转换设备由输入射频单元、AD单元、输入数字变频单元、数字信号处理单元、输出数字变频单元、DA单元、输出射频单元依次连接而成；所述输入数字变频单元为配置有输入数字频率合成器的输入数字变频单元；所述输出数字变频单元为配置有输出数字频率合成器的输出数字变频单元。
2.如权利要求1所述的基于非2的整次幂数字频率合成技术的频率转换设备，其特征在于，所述输入数字变频单元和输出数字变频单元是通过硬件平台FPGA实现，硬件平台FPGA芯片采用Altera公司的EP4CE115F23C8器件。
专利摘要本实用新型公开了一种基于非2的整次幂数字频率合成技术的频率转换设备，由输入射频单元、AD单元、输入数字变频单元、数字信号处理单元、输出数字变频单元、DA单元、输出射频单元依次连接而成；输入数字变频单元为配置有输入数字频率合成器；输出数字变频单元为配置有输出数字频率合成器。本实用新型仅要求主时钟频率是输出频率步进值的整倍数，并且没有频率误差，波形幅度误差只受数值位宽影响而没有不受相位字位宽截取的影响；相位圆周上的相位点数不需要是2的整次幂，减小了相位字的冗余度，减小了查表的容量，增加了直接数字频率合成器输出频率的灵活性，拓宽了直接数字频率合成器应用范围，具有较强的推广与应用价值。
文档编号H03D7/16GK202906837SQ20122035885
公开日2013年4月24日 申请日期2012年7月24日 优先权日2012年7月24日
发明者贾学卿, 王刚 申请人:深圳格兰泰克科技有限公司