专利名称：侦测卡及其制备方法
技术领域：
本发明关于一种侦测卡及其制备方法，特别是关于一种测试半导体组件空气隔离式(air gap)的侦测卡及其制备方法。
背景技术：
已知应用于测试半导体晶片的侦测卡(probe card)是以绝缘材料为其基材，大部分具有玻纤的聚亚胺(polyimide)或环氧树脂(如FR-4)等材质，即为一般制备印刷电路板所用材料。现有的侦测卡10(如图1所示)，该其基材11的表面上具有一导电层12，该导电层12一般为一金属铜箔，并可利用蚀刻于该导电层12上形成一绝缘图案13。然而，上述侦测卡10在测试时会造成以下缺点(1)高漏电流现有的侦测卡10所使用的基材为一般印刷电路板所使用的绝缘基材，且仅以一绝缘图案13作为导电层上电路与电路之间的隔绝。因印刷电路板所使用的基材因为其电阻值较低，会导致导电层12上的电路与电路之间会透过基材而互通电流，从而产生漏电流现象(通常大于10-12安培)，进而导致直流电的参数量测出现误差。
(2)高寄生电容现有的侦测卡10多采用多层电路设计，这种设计会导致导电层12的电路因重叠而造成很高的寄生电容。一般而言，高寄生电容会导致电容参数测量产生误差，而增加测试成本，而且无法准确的量测低电容参数。
(3)不适用于高温量测现有的侦测卡10所使用的基材例如聚醯亚胺或FR-4玻纤基材等，会因温度上升而膨涨，在进行量测时，无法在晶片上提供准确的接点，所以并不适用于高温量测。
而且，由于现有侦测卡10的绝缘图案13利用蚀刻方式形成，容易因蚀刻不良而造成导电层12的电路设计的误差，进而影响到直流与交流参数量测的品质。
再者，目前半导体晶片测试逐渐趋向高阻抗、低电流、低电压以及低电容等高精密度量测的需求。为解决习之知侦测卡10的缺陷及符合潮流趋势，本发明揭示一利用空气隔离的电路设计，以提高参数测试的可靠性及稳定性，缩短测试的时间，进而增加晶片厂的竞争优势。
发明内容
本发明的第一目的是提供一种侦测卡制备方法，其系利用雕刻方法形成侦测卡上的绝缘图案，避免因蚀刻不良而造成电路设计的误差，从而产生漏电流现象。
本发明的第二目的是提供一种以空气隔离式侦测卡。由于空气在物质中具有介电常数(dielectric permittivity)最低且电阻值最高的特性，利用空气作为电路与电路之间的隔绝，使电路间的寄生电容降到最低，并且提升电路间的电阻值。
本发明的第三目的提供一利用陶瓷为基材的侦测卡，由于陶瓷本身具有良好的绝缘特性，所以，随着半导体积集度的增加，以陶瓷基材所形成的侦测卡在测试时可符合高阻抗和低电流量的需求。再者，由于陶瓷基材较玻纤基材坚实，更可承受雕刻的压力，且不易产生变形，因此适合作为基材的材料。
为达成上述目的并避免现有技术的缺点，本发明提供一种侦测卡的制备方法，包含a.提供一基材，且该基材表面上具有一导电层；b.于该导电层上形成一电路图案；及
c.根据导电层上的电路图案，于线路与线路之间形成一间隙，该间隙深入基材表面，藉以利用空气将电路与电路加以隔离。
再者，本发明亦揭示一侦测卡，包含至少一基材及至少一导电层，且该导电层上具有一电路图案。该侦测卡的特征在于电路图案的线路与线路之间具有一间隙，该间隙深入基材表面，通过空气将电路与电路加以隔离，以提升侦测卡的电阻值并且降低其寄生电容，使以提高量测的准确度提高。
本发明将依照附图来说明，其中图1为现有侦测卡的剖面图；图2为本发明侦测卡的第一实施例的剖面图；图3a至3c为制备本发明的侦测卡的流程图；图4为本发明侦测卡的第二实施例的剖面图；及图5为本发明与现有的侦测卡的阻抗比较图。
组件符号说明10 现有的侦测卡 11 基材12 导电层 13 电路绝缘图案20 本发明的侦测卡 21 基材22 导电层 23 电镀层24 电路图案 25 间隙26 绝缘区40 本发明的侦测卡 41、41’ 基材42、42’ 导电层 43 电镀层45、45’ 间隙
具体实施例方式
图2为本发明第一实施例的侦测卡20的剖面图，且该侦测卡20包含一基材21及一导电层22。由于陶瓷材质的具有绝缘效果较一般印刷电路板的基材更好的绝缘效果，所以本发明的基材21为可选择使用陶瓷材质。而该导电层22为一金属箔片，例如铜箔。于导电层22表面可进一步包含一电镀层23以防止导电层22因接触空气而氧化，该电镀层23可利用电镀方式将导电金属沉积于该导电层22的表面上所形成，所用以电镀的金属选自下列群组金、银、镍、钯、铜及其合金。
再者，该导电层22表面具有一电路图案24，该电路图案24的线路与线路之间具有一间隙25，且该间隙25深入基材21表面。该间隙25深入基材表面的深度系介于约0.3mm至1.5mm之间，较佳者为介于0.7mm至1.0mm之间，如此，可通过间隙25的空气作为线路与线路之间的隔离组件，以避免大幅降低漏电流现象之影响。再者。本发明所揭示的侦测卡20亦可具有多层结构，对此，本发明并不加以限制。
图3a至3c为制备本发明的侦测卡20的流程图。如图3a所示，首先，提供一基材21，该基材21表面具有一导电层22，其中该基材21为一陶瓷材质，而该导电层22为一金属箔片。于此外，该导电层22表面可进一步包含涂布一电镀层23，以防止导电层22因接触空气而氧化。
之后，如图3b所示，利用雕刻方式于导电层22及电镀层23上形成线路与线路间的绝缘区26。由于基材21及导电层22的特性并不相同，所以在雕刻时最好不要做同时以同一刀具和转速处理。由于电镀层23与导电层22皆属于软性金属，而电镀层23又是以电镀的方式紧密附着于导电层22表面，彼此间的结合力相当好，所以，电镀层23与导电层22的雕刻步骤可同时进行，而形成一电路图案。
再者，由于电镀层23与导电层22的延展性相当好，所以在开始雕刻这二层时，需以较锋利的雕刻刀配合较快的转速进行。一般而言，其转速介于4000-12000之间，较佳者介于8000-10000之间。因为若雕刻刀的转速不够快的话，则电镀层23与导电层22容易在雕刻过程中产生毛边，或是造成电镀层23脱落而使导电层22因接触空气而氧化剥落，进而影响到侦测卡20的电气性质。再利用多次重复雕刻于电镀层23与导电层22上形成一绝缘区26，该绝缘区26会穿透导电层22而使部分基材21显露出来。
接着，如图3c所示，根据导电层22上的绝缘区26，针对该显露出来的部分基材21进行雕刻，使线路与线路之间形成一间隙25，且该间隙25深入基材21表面。由于在本发明中的基材21为可使用陶瓷材质，而陶瓷材质具有硬度高且易碎的特性，因此，基材21需以硬度较大的雕刻刀进行雕刻，且雕刻刀的转速介于5000-7000之间。如此，线路与线路之间便可通过该间隙25所造成的空气隔离效果加以隔离。该间隙25的深度介于0.3mm至1.5mm之间，较佳者介于0.7mm至1.0mm之间，以便将线路和线路间作完全的隔离，且大幅降低漏电流效应。
图4为本发明第二实施例的侦测卡40的剖面图。于本实施例中，该侦测卡40具有多层结构，包含二基材41、41’与导电层42、42’。于该导电层42表面进一步包含一电镀层43。该导电层42及42’表面上分别具有一电路图案44及44’(未图标)，且电路图案44及44’的线路与线路之间分别具有一间隙45及45’，以达到空气隔绝效果。
图5为分别利用本发明及现有侦测卡所测得的阻抗比较图，其中，曲线a利用本发明的侦测卡所测得的阻抗，曲线b利用现有侦测卡所测得的阻抗。由图5可知，利用本发明的空气隔离式侦测卡可达到较高的阻抗值，且可大幅降低漏电流和寄生电容。
本发明的技术内容及技术特点已揭示如上，然而本专业技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本申请的权利要求所限定。
权利要求
1.一种半导体测试用的侦测卡，包含至少一基材；及至少一导电层，设置于该基材表面，该导电层具有一电路图案，该电路图案的相邻线路之间以一间隙加以隔离，且该间隙深入该基材表面。
2.如权利要求1所述的侦测卡，其中该基材为一陶瓷材质。
3.如权利要求1所述的侦测卡，其中该导电层为一金属箔片。
4.如权利要求1所述的侦测卡，其中该导电层表面另设置一电镀层。
5.如权利要求4所述的侦测卡，其中该电镀层选自下列群组金、银、镍、钯、铜及其合金。
6.如权利要求1所述的侦测卡，其中该间隙的深度系介于0.3mm至1.5mm之间。
7.如权利要求1所述的侦测卡，其中该间隙的深度较佳者介于0.7mm至1.0mm之间。
8.一种侦测卡的制备方法，包含下列步骤提供一基材，且该基材表面上具有一导电层；形成该导电层的相邻线路间的间隙；及将该间隙深入该基材表面。
9.如权利要求8所述的侦测卡的制备方法，其中该基材为陶瓷基材。
10.如权利要求8所述的侦测卡的制备方法，其中该导电层进一步包含一电镀层。
11.如权利要求10所述的侦测卡制备方法，其中，该电镀层利用电镀方式加以形成。
12.如权利要求8所述的侦测卡的制备方法，其中形成该导电层相邻线路间的间隙的转速介于4000-12000之间。
13.如权利要求8所述的侦测卡的制备方法，其中，将该间隙深入该基材表面的转速介于4000-12000之间。
14.如权利要求8所述的侦测卡的制备方法，其中，该间隙的深度介于0.3mm至1.5mm之间。
15.如权利要求8所述的侦测卡的制备方法，其中，该间隙的深度较佳者介于0.7mm至1.0mm之间。
全文摘要
本发明揭示一种半导体测试用的侦测卡，其包含至少一基材及至少一导电层，该导电层具有一电路图案，且该电路图案的线路与线路之间具有一间隙，该间隙深入基材表面，利用该间隙所达成的空气隔绝效果，可提升侦测卡的电阻值并降低其寄生电容。再者，该电路图案及间隙利用雕刻方式形成，可避免现有技术中因蚀刻不良而造成电路设计的误差，而产生漏电流现象。
文档编号G01R1/02GK1484033SQ02142468
公开日2004年3月24日 申请日期2002年9月20日 优先权日2002年9月20日
发明者刘俊良, 徐梅淑 申请人:思达科技股份有限公司