利用数字锁相环和一致性检测器的内置波形边沿去偏的制作方法

专利名称：利用数字锁相环和一致性检测器的内置波形边沿去偏的制作方法
技术领域：
本发明涉及自动测试设备(ATE)系统，更具体地说，本发明涉及用于提供通道之间的数字信号去偏的方法、系统和电路。
背景技术：
ATE(自动测试设备)系统的基本操作是将激励施加到被测器件(DUT)，然后捕捉DUT对该激励的响应。在数字测试期间，该过程由以下操作构成将激励向量或图样(pattern)施加到DUT；等待该DUT对激励产生稳定的响应；将该响应与预期图样进行比较。大多ATE系统向测试程序员提供了方法来控制响应捕捉相对于激励的定时。另外，某些ATE向程序员提供相对于其他通道手动移动激励和响应通道的能力。
ATE的各个通道之间的过度偏斜降低了ATE系统的最大图样(向量)速率。最大图样速率是一个可以影响器件测试吞吐量的因素。ATE通道之间的偏斜影响向量速率的原因可从图1看出。
参见图1，激励被驱动器施加到DUT。取决于各个驱动器的速度，信号在不同的时刻到达DUT。在来自最慢的驱动器的信号到达后，DUT稳定时间(settling time)可以开始。DUT响应由ATE中的接收器捕捉。一旦最慢的接收器已捕捉到DUT响应，就可以开始下一个向量周期。最小图样施加周期(或者最大图样施加速率)等于驱动器偏斜、DUT建立时间和接收器偏斜的总和。另外，ATE系统可能还具有增大该最小周期的其他约束。
现实的真实情形是ATE系统可能正在连接到被测器件(DUT)的数以千计的通道上提供和接收测试图样和其他相关信号。由于电子驱动器、接收器和信号路径的物理限制，需要对ATE上的多个通道进行校准或去偏，以使它们在相同的时刻驱动，然后对来自DUT的信号进行采样，以使ATE在同一时刻在通道上接收来自DUT的数据。
在某些情形中，为了测试DUT的某些方面，测试程序员希望以受控方式在通道之间有意地添加偏斜。例如，如果一个ATE通道正向DUT上的触发器提供时钟，并且另一个ATE通道正向该触发器提供数据，则必须小心地控制两个通道之间的偏斜，以确保不违反建立时间或保持时间规定。一般而言，这种能力要求对ATE通道之间的偏斜进行非常严格的控制。除非ATE的每个通道的偏斜都已被小心地校准到已知或最小，否则不能实现这种对偏斜的控制。
在ATE工作期间，为了提供通道到通道的去偏，或者提供通道间受控的偏斜，大多ATE结合单个通道或每引脚可编程的延迟元件。对于驱动通道，这些延迟元件用来移动激励被施加到DUT的时间点(下文称作驱动沿)。对于接收通道，类似的延迟元件控制ATE捕捉到DUT响应的时间点(下文称作接收沿)。
所使用的延迟元件可以采用多种形式，包括可调节长度的传输线、商用延迟线(通常由级联的L/C网络构成)、以及逻辑门链。由于温度、制造工艺变动、电源变动等，任何这些实现方式都具有变动的延迟。由于这些变动，每条延迟线必须被特征化，或者说被校准，以使得可以利用ATE软件精确地设置测试程序员所要求的延迟。在系统的工作温度改变时，一般必须重复这种校准。
在过去，一种用于校准驱动/接收沿和信号的技术是与ATE一起使用独立的仪器，该仪器称作时间间隔分析仪。时间间隔分析仪基本上是一种精确测量两个信号事件之间经过的时间量的设备。每个通道都被路由到时间间隔分析仪，以使该通道相对于公共参考信号的任何延迟或偏斜都可以被测量出。这种用于对ATE的所有通道的驱动/接收沿进行校准的技术具有各种缺点。一种缺点是必须以串行方式校准通道。即，每个通道驱动器和每个通道接收器必须逐个被独立地测量。其次，需要相当昂贵的时间间隔分析仪来实现期望的高精度。第三，ATE必须具有专门的基本构造，以使每个通道(可能存在数以千计的通道)都具有良好匹配或特征化的路径到时间间隔分析仪，使得不会有额外的偏斜被不利地添加到任何通道。
因此，需要这样的ATE，其中以并行方式执行对每个通道的校准，从而减少校准时间和由于环境变化(例如，温度变化)所导致的可能的错误。此外，还需要这样的ATE，其不需要外部的昂贵的时间间隔分析仪来帮助校准ATE系统的驱动沿和接收沿。

发明内容
示例性ATE的实施例提供了一种具有多个驱动通道和多个接收通道的ATE系统。每个驱动通道包括自动校准和去偏电路，该电路对每个驱动通道的独特的寄生延迟去偏。校准电路使用DLL电路来向校准电路提供多个时钟信号，这多个时钟信号几乎完美地同相(in phase)。
校准电路还使用简单的一致性检测器(coincidence detector)、以及向可编程延迟元件提供延迟信号的控制器。可编程延迟元件被设置为相对于驱动通道自身的寄生延迟和其他驱动通道来对该驱动通道进行校准或去偏，以使它们都同时驱动信号到DUT。
本发明的实施例还对示例性ATE的接收通道去偏，以便补偿接收通道的寄生延迟，并且使从DUT采样的信号同时被接收到或者被锁存到ATE中。
以上发明内容不是要代表本方面的每个实施例或每个方面。


通过结合附图参考下面的详细描述，可以更全面地理解本发明的方法和装置，在附图中图1是示出了ATE中的各个通道的信号偏斜是如何影响ATE的最小图样施加速率的信号时序图；图2是具有多个输出和接收通道的ATE的高层框图；图3是示例性的驱动/接收逻辑块的框图；图4A是根据本发明实施例的校准电路的框图；图4B是用于解释示例性校准电路的工作的时序图；图5是用在示例性ATE的接收通道中的示例性校准电路的框图。
具体实施例方式
本发明的实施例提供了一种技术，该技术使用结合在ATE系统中的廉价硬件来将ATE的每个通道匹配并校准到特定的预定延迟。示例性技术和关联的硬件是可扩展的，使得可以同时校准多个通道。这极大地减少了ATE校准时间。ATE校准时间是对所有ATE驱动通道和接收通道执行去偏操作花费的时间。
本发明可以在不使用时间间隔分析仪的情况下，并发或同时对从1个到过万个ATE通道执行校准或去偏。
参考图2，该图示出了ATE2的高层框图。这种ATE2被设计来辅助对电子板、印刷电路板或集成电路的测试。这种被测试的印刷电路板或集成电路称作被测器件(DUT)。
向量地址发生器10根据向量时钟信号4将测试图样(一般称作向量或测试向量)的地址提供给向量存储器12。测试向量一般包括驱动信息或要被施加给到DUT的各个通道的信号。测试向量还可以包括预期从DUT接收到的信号的签名。在本实施例中，向量地址生成器10按照向量时钟4定义的常规间隔将向量地址提供到向量存储器12。
向量存储器12存储由向量地址生成器12定址的向量。实际的向量可能具有数以百计或数以千计的位或信号宽度。来自被寻址的存储器位置的向量位实际上作为以下两类信号被提供给驱动/接收逻辑14驱动信号和预期的接收信号。每个驱动信号或驱动数据位和预期的接收数据或位可能有数百或数千位的宽度。
驱动位一般与要被施加到DUT的数据或信号一致。接收位一般与预期从DUT返回或从DUT接收到的数据一致。
驱动/接收逻辑14在向量时钟4的域中与向量地址发生器10和向量存储器12同步运行。驱动/接收逻辑14还相对以下两个其他时钟输入工作驱动时钟6和接收时钟8，将参考图3对其进行详细描述。
驱动/接收逻辑14取得驱动数据，并且实质上将驱动数据提供给多(N)个输出驱动器18。这N个输出驱动器将输出向量提供给DUT。输出向量或驱动向量按照根据驱动时钟域6的间隔被提供。实质上，驱动/接收逻辑从向量时钟域4取得驱动信号，然后经由驱动时钟输入15将它们转变到驱动时钟域6。在该高层图中，延迟元件D1 16表明驱动时钟信号6仅是向量时钟信号4的延迟后版本。延迟元件D1 16实质上被用来将全部N个输出驱动器延迟相同时间量。每个D1延迟被延迟的量一般可由测试程序员控制。
来自DUT的输出连接到多(M)个输入接收器20。M个输入接收器20接收到的这些信号是来自DUT的对由N个输出驱动器18提供到DUT的驱动向量信号的响应。M个输入信号从M个输入接收器20被提供给驱动/接收逻辑块14，并且根据接收时钟8信号被捕捉、锁存或记录(clockin)。接收时钟8实质上是向量时钟4的延迟后版本。延迟D2 22实质上将向量时钟4延迟由测试程序员设置的时间量。
再次参考图1，在使用利用向量、测试图样和信号测试DUT的ATE时，希望能够尽可能快地施加每个测试向量并且接收对测试向量的每个DUT响应，但是这要受DUT的限制。实际上，通常ATE使过程变慢，或者试图跟上DUT。有许多因素限制ATE能够将测试向量施加到DUT的速度。这些因素包括可以从向量存储器12取出大向量的速度。也存在其他因素，再次参考图1来解释这些因素。图1的左侧开始是测试向量被提供给N个输出驱动器18的时刻，tO是最快的输出驱动器18向DUT提供信号的时刻。由于温度、信号路径和传播延迟等所致，全部N个输出驱动器18将具有不同的延时量。所以在最快的输出驱动器18将其信号施加到被测器件后，次快的驱动器将施加它们的信号，依此类推，直到第N个或最慢的输出驱动器18在时刻tN处施加了其信号。因此，在时刻tN处，ATE已成功地将测试向量中的全部N个输出信号施加到了DUT。
然后，DUT在图1的DUT稳定时间期间响应于接收到的输入向量执行假定要执行的任何操作。然后，DUT将M个有效的信号输出到ATE2的M个输入接收器20。在时刻TR处，全部DUT输出都有效，并且最快的输入接收器20接收到来自DUT的一位接收数据。然后，ATE上的较慢的接收通道逐个接收到来自DUT的接收数据。最后，在时刻tM处，最慢的接收器已稳定，并且认为已从DUT接收到全部M个接收数据位。此外，时刻tM代表可以建立下一测试向量并经由N个输出驱动器18发送到DUT的最早时刻。
从tO到tM的总的时间代表最小图样施加周期，即，在向DUT提供测试向量之间经过的最小时间。因此，从图1可见，如果最快的驱动器18(tO)到最慢的驱动器18(tN)之间的时间差和最快的tR和最慢的tM之间的时间差都可以被减少，则整个向量施加周期也可以缩短。缩短向量施加周期将降低ATE测试DUT所需的时间。
本发明的实施例通过使N个输出通道之间的偏斜和M个接收通道之间的偏斜最小化，从而缩短(tN-tO)和(tM-tR)。因此，缩短了整个最小图样施加周期。
图3图示了图2的驱动/接收逻辑块14的高层框图。应当理解，与每个通道相关联的输出驱动器、输入接收器和其他电子器件是由不完全相同的电子材料制成。与每个通道相关联的独特延迟和细微的定时差异通常被称作寄生延迟。这种寄生延迟致使在时刻tO处使第一输出驱动器18具有有效数据和在时刻tN处第N个通道输出驱动器上的有效数据可用之间存在定时差。
图3的上部总地示出了驱动/接收逻辑块14的驱动部分中的N个输出通道之一。图3的下部总地示出了驱动/接收逻辑块14中的M个接收器通道之一。图3的右部示出了驱动/接收逻辑14的一部分，该部分称作引脚电子器件37。引脚电子器件37部分是ATE的一部分，该部分接收通用数字信号，然后将它们转变为适于正被测试的器件和技术类型的信号。引脚电子器件37可以对数字信号的幅度或边沿速度进行调节。
参见N个输出通道40之一，测试向量的一位被提供给驱动线路33上的触发器30。在ATE3上，针对每个驱动通道40存在一个触发器30。测试向量的该位在向量时钟域4中根据时钟被输入到触发器30(FF1)中。
在每个驱动通道中存在两个延迟电路。在上面描述了一个延迟电路D1。在每个驱动通道中还可以发现标记为延迟D1′34的另一个延迟电路，该延迟电路被控制并被调节为它可以相对于其他通道调节输出信号的定时并有效地驱动输出信号。作为校准和去偏过程(下面将描述)的结果，延迟D1′34被调节来以便帮助对ATE3中的所有驱动通道40的输出去偏。
对于每个输出通道，触发器2(FF2)32接收来自FF1 30的驱动通道的向量位，并且在驱动时钟域6中将该位提供给输出驱动器38，其中该时钟域被延迟D1′34调节以去偏。延迟D3 36表示与输出驱动器38相关联的寄生延迟(引脚电子器件延迟)。寄生延迟D3 36不是可控的延迟，而是物理电路中的电子器件的变动的自然结果。ATE的每个驱动通道中的延迟D1′的主要目的是“拨动”最快的驱动通道使它们慢下来，以使每个驱动通道的总的延迟接近最慢的驱动通道的总的延迟。
至于接收通道54，该通道是示例性的ATE3中的多条接收通道之一，在向量时钟域4中，预期的接收数据位在预期的接收数据线路35上被提供给接收通道54。预期的接收位用于与将从DUT接收到的数据位进行比较。
M个输入接收器44之一接收来自DUT的数据位。由于输入接收器是引脚电子器件37的一部分，因此，其接收来自DUT的位或数据信号，并且将接收到的位转换为可由示例性ATE3中的数字技术使用的信号或位。在接收器44处对接收到的位进行转换的过程产生一些寄生延迟，如延迟D4 46所示。ATE的每个接收通道54的寄生延迟46将不同。后果是在刚好同一时刻由DUT提供的信号将在彼此稍稍不同的时刻到达每个通道中的触发器4(FF4)48。
为了对接收到的信号的到达时间的不同进行补偿，延迟元件延迟D2′50对接收时钟域8进行调节或偏斜。每个接收通道具有其自身的延迟D2′，该延迟是可编程的延迟或可控制的延迟，使得可以解决接收通道的寄生接收延迟46。
在比较块52中，对来自FF3 42的预期数据和从DUT实际接收到的数据进行比较。基于该比较，成功或失败响应被提供给ATE的软件和高层控制电路(未示出)。
总地来说，本发明的实施例的目的是使用驱动通道的延迟D1′和接收通道的延迟D2′来解决或“拨动”每个驱动和接收通道中的寄生驱动延迟36和寄生接收延迟46的寄生和变动延迟。这将对驱动通道输出和接收通道接收器去偏。
换言之，本发明的示例性实施例工作来执行三个任务。一个是使ATE的所有N个输出驱动器之间的偏斜最小化，这是通过调节驱动时钟去偏延迟34(延迟D1′)来实现的。第二个是使ATE的所有接收通道的偏斜最小化，以使所有M个接收通道基本同时捕捉到来自DUT的数据，这是通过调节每个接收通道中的接收时钟去偏延迟50(延迟D2′)实现的。
示例性实施例工作来解决的第三个任务是发现零接收点。零接收点发生在这样的时刻在该时刻，ATE已提供了一个时钟周期的驱动向量数据，并且就绪于接收来自DUT的对该数据的响应。参考图1，零接收点就在时刻tN处。需要确定零接收点的原因是向测试程序员提供一个在接收自DUT返回的数据之前的特定时刻，从该时刻起DUT变稳定。例如，如果DUT的稳定时间是20纳秒，则ATE的接收通道从零接收点(tN)起，在试图在接收通道中根据时钟输入或锁存来自DUT的任何数据之前，必须能够可靠地延迟20纳秒。零接收点是这样的时刻，从该时刻起延迟接收通道。
图4A示出了在示例性实施例中使用的一种电路的框图，该电路用来进行用于设置去偏驱动和接收通道的延迟34和50的时间间隔测量。不同于要求时间间隔分析仪的现有技术，本发明实施例使用ATE内的电路。这种电路工作起来更象时间间隔匹配器，这是由于该电路匹配时间段而不是测量时间间隔。
在图4A和4B中示出了时间间隔匹配器的一般工作方式。图4A示出了具有根据本发明实施例的一致性检测器的时间间隔匹配器59。示例性的具有一致性检测器的时间间隔匹配器(TIMWCD)电路59用在ATE中若干个地方来帮助执行去偏算法，去偏算法用于对ATE的各个驱动和接收通道进行去偏。每个驱动通道的TIMWCD电路59接收参考时钟61。参考时钟61由数字锁相环(DLL)电路63校准，以使参考时钟信号在ATE中的每个通道位置处被同步并同相。在每条驱动通道中，从DLL电路63输出的同步后时钟输入通过两个延迟，一个是物理上独立的输出通道延迟60(其与图3中的延迟元件D1 16和D3 36相符)，另一个是第二延迟62。延迟62是可调节的延迟元件。一致性检测器64基本上是D触发器，其接收信号B和时钟准备信号(prime)。一致性检测器64在由时钟准备信号触发后通过提供低或高输出65来检测信号B的相位。
控制器66接收一致性检测器输出65，并且将其反馈回可编程延迟元件62，以使其可被调节来对各个驱动通道去偏。该电路的工作和原理是清楚的。如果在点A处已知周期的时钟和时钟准备信号具有基于DLL电路63的相同的相位关系，则控制器66可以容易地对可编程延迟元件62进行调节，以使点A和点B之间的延迟刚好匹配到一个时钟周期间隔。
参考图4B，该图示出了一组定时波形来帮助解释本发明实施例的工作方式。时钟A代表在图4A的点A处由DLL电路提供的已知周期的时钟。时钟A是用于每个驱动通道或输出通道的公用时钟。
下一个波形是在驱动通道延迟60和可编程延迟62的组合与时钟A的周期相比相对较小时在点B处的波形。
标作“点B，亚临界(sub-critical)延迟”的第三波形也示出了在以下操作后在点B处的时钟波形控制器66用信号通知可编程延迟62在时钟信号中插入更多延迟，直到在在点B处延迟后的时钟信号为亚临界的，或者该时钟信号从点A处的时钟信号被延迟刚好小于一个周期。在这种亚临界延迟中，一致性检测器64对高或“1”输入进行采样，并且在一致性检测器输出65处输出高或“1”输出。
在标作“点B，超临界(super-critical)延迟”的波形4处，点B处的时钟信号相对于在点A处的时钟信号被延迟稍稍超过一个时钟周期。这里，一致性检测器64对零或“0”进行采样，并将零或“0”输出到控制器66。
波形5是时钟准备信号，该信号被输入到一致性检测器64的时钟输入端中。时钟准备信号和节点A处的时钟波形刚好彼此同相，所以在点A处时钟信号的上升沿与时钟准备信号波形的上升沿一致。
用于每条驱动通道中的每个控制器66的示例性算法开始于将可编程延迟62设置为最小值，这提供了与图4B中示出的第二波形基本类似的波形，其中正从一致性检测器64输出零。在控制器66正接收来自一致性检测器64的零的同时，该控制器将以递增的方式增大可编程延迟62的延迟。控制器将连续增大该延迟量，并且在此过程中在点B处的延迟经过半个时钟周期后开始接收来自一致性检测器64的一个信号，并持续接收一段时间。控制器继续递增增大可编程延迟62的延迟，直到其再次从一致性检测器64接收到零为止。此刻，控制器66停止改变可编程延迟62的延迟。
每个驱动通道可编程延迟34(参见图3)以这种利用图3所示的点A和B的方式被调节。结果，每条驱动通道的偏斜被调整，使得全部驱动通道都被去偏。对多条驱动通道进行调节和校准是并发执行的。在每条驱动通道中的每个控制器66完成后，向ATE的高层软件提供信息、数据或延迟量，来对每个延迟D1′34进行编程，以使点A和B之间的延迟刚好为一个时钟周期。
通过设置将每条驱动通道的可编程延迟元件D1′34延迟来与一个时钟周期的延迟相匹配所要求的可编程延迟的量，多条驱动通道可以被设置为同步地从它们的驱动通道输出38提供输出信号。这样，示例性的ATE利用图4A的校准电路来以并行方式或者在同一时间段内对多条驱动通道进行校准和去偏。
此外，图4A的结合了DLL时钟同步的校准电路也用于对图3中的点A1和B1之间的延迟D1 16进行校准，以便设置适当的延迟量来对整个输出信道校准已由程序员编程的延迟量。将所有驱动通道校准到最慢的驱动通道tN的总体目标如参考图1所述。
为了校准接收通道，现在参考图5。在这里，每条去偏后的驱动通道40被“返回”或连接到接收通道44。另一种示例性技术是与DLL电路一起使用一条去偏后的驱动通道的输出来将其输出提供给每个接收通道接收器44，以使每条接收通道从去偏后的驱动通道接收真正同步的信号。另一种技术是提供已知同相的测试信号到每个接收信道接收器44。
DLL电路70在图5中被提供来保证时钟和时钟准备信号波形同步，并且具有相同的相位关系。应当理解，DLL电路在工业中是已知的，并且可以在ATE中的半导体电路中廉价地提供。各种DLL电路可以利用印刷电路板上的距离而被物理隔离开，或者位于独立的集成电路中。不管DLL电路的位置如何，它们都可以被用来提供匹配的参考信号(在这种情形中是时钟信号)到示例性ATE内的各个位置或校准电路。
在图5中，示例性校准电路用来对接收通道54进行校准和去偏。实质上，一致性检测器48和控制器49调节可编程延迟50，以使时钟信号从点Z通过去偏后的驱动通道40到点D处一致性检测器48的输入的延迟与时钟准备信号从点X到一致性检测器48的时钟输入71的延迟相同。
参考图3，可以看到示例性校准电路可以如何被连接来校准每条接收通道，以使在相同时刻的数据和对图3的零接收点的定时(tOReceive)的确定与图5的一致，这是因为图5的元件可以被映射到图3。例如，一致性检测器可以是元件48(FF4)。分别具有各自的匹配延迟的两条路径为(1)从图3中的点A1(时钟)通过延迟D1 16、延迟D1′34、FF2 32、寄生延迟36、输出驱动器38、回送73、接收器44、寄生延迟46；和(2)延迟D2 22、延迟D2′50、到一致性检测器48的时钟输入74。
由于驱动通道已被去偏，达到相对时钟信号加或减3纳秒的精度，然后，接收通道54将以相对时钟信号约加或减6纳秒的精度与所有其他接收通道对准。输出通道38的输出将在时刻tN处发生。利用这种配置，控制器49用来调节可编程延迟50，以使对于每条接收通道这两条路径花费相等的时间量。
在接收通道相对于零接收点被校准后，另一校准电路(未专门示出)可用来对每条接收通道中的全部延迟D2 22元件进行校准。对接收通道去偏以与参考图4B和驱动通道中的延迟所描述的方式类似的方式执行，除了仅上升沿需要在时钟和时钟准备信号点处被插入之外。控制器49查找一致性检测器48检测到1的第一时间，然后停止对延迟50递增延时量。
实质上，这种校准接收通道的过程要求回送来自去偏后的接收通道的输出数据，如同输出数据在没有任何延迟的情况下通过DUT一样。在提供时钟信号的同时，时钟信号使数据根据时钟被输入到接收通道，同时调节时钟信号路径中的延迟，以使刚好在DUT会发生转变的时刻tORECEIVE每条接收通道捕捉到输出数据。
本发明的实施例提供了一种ATE，其中ATE的每条驱动通道在同一时刻被并发校准。此外，ATE的每条接收通道可被同时并发校准。该校准是在不使用现有技术的时间间隔分析仪的情况下执行的，而是使用嵌入并容易地设计在ATE的电路中的廉价电路实现的。这种电路包括简单的DLL电路和触发器。这种电路可以在通常在设计和构造ATE时使用的可编程门阵列的额外的门中容易地发现或创建。因此，ATE的物理尺寸不会由于本发明的示例性实施例提供的额外的校准电路而改变。
对ATE的数以百计甚至上万驱动和接收通道进行校准、去偏和对准可以利用本发明的实施例在少于10秒内实现。
前面描述了实现本发明的优选实施例，但是本发明的范围不必受这些描述限制。本发明的范围由所附权利要求书限定。
权利要求
1.一种测试数字器件的自动测试设备，所述自动测试设备包括多条驱动通道，每条驱动通道在第一预定时间周期处将数据向量的一位提供给被测器件；多条接收通道，每条接收通道在第二预定时间周期处锁存来自所述被测器件的数据的接收位，所述第二预定时间段开始于零接收点；所述多条驱动通道中的每条还包括第一驱动通道校准电路，所述第一驱动通道校准电路对每条驱动通道中的第一驱动通道可编程延迟元件进行调节，以针对与每条驱动通道相关联的寄生延迟对所述多条驱动通道去偏，以使每条驱动通道在所述第一预定时间周期中将所述数据向量的所述位提供给所述被测器件；以及所述多条接收通道中的每条还包括第一接收通道校准电路，所述第一接收通道校准电路对每条接收通道中的第一接收通道可编程延迟元件进行调节，以针对与每条接收通道相关联的寄生延迟对所述多条接收通道去偏，以使每条接收通道被校准为在所述第二预定时间周期内刚好在所述零接收点后锁存所述接收位。
2.如权利要求1所述的自动测试设备，其中，所述多条驱动通道每条都包括所述第一驱动通道校准电路，所述第一驱动通道校准电路并发对所述多条驱动通道进行去偏。
3.如权利要求1所述的自动测试设备，其中，所述多条接收通道每条都包括所述第一接收通道校准电路，所述第一接收通道校准电路并发对所述多条接收通道进行去偏。
4.如权利要求1所述的自动测试设备，其中，所述第一驱动通道校准电路包括第一锁相环电路，其提供第一时钟信号到所述驱动通道的输出部分，所述驱动通道的所述输出部分提供有寄生延迟的信号；第二锁相环电路，其提供第二时钟信号，所述第二时钟信号与所述第一时钟信号同相；一致性检测器，其在所述有寄生延迟的信号被所述第一驱动通道可编程延迟元件进一步延迟后接收所述有寄生延迟的信号，所述一致性检测器还接收所述第二时钟信号；以及控制器，其接收所述一致性检测器的输出，并且将延迟信号提供给所述第一驱动通道可编程延迟来将所述有寄生延迟的信号延迟由所述控制器确定的量。
5.如权利要求1所述的自动测试设备，其中，所述多条驱动通道被所述第一驱动通道校准电路校准，然后所述多条接收通道被所述第一接收通道校准电路校准。
6.如权利要求1所述的自动测试设备，其中，所述第一驱动通道校准电路中的每个还包括锁相环电路，所述锁相环电路向每个第一通道校准电路提供两个同相时钟信号。
7.如权利要求1所述的自动测试设备，其中，所述第一接收通道校准电路中的每个还包括锁相环电路，所述锁相环电路向每个第一接收通道校准电路提供至少两个同相时钟信号。
8.一种用于校准自动测试设备的方法，包括并发地对所述自动测试设备的多条驱动通道去偏，以使所述多条驱动通道每条都在同一时刻将数据向量的一位提供给被测器件，所述时刻是大约与所述多条驱动通道中最慢的一条相同的时刻；以及在对所述多条驱动通道去偏后并发地对所述自动测试设备的多条接收通道去偏。
9.如权利要求8所述的方法，其中，对所述自动测试设备的所述多条驱动通道去偏包括并发地确定所述多条接收通道中的每条的零接收点。
10.如权利要求8所述的方法，其中，所述并发地对所述多条驱动通道去偏的步骤包括，利用刚好同相的多个时钟信号驱动每条所述驱动通道，并且对所述多条驱动通道中的每条中的可编程延迟元件进行调节，来以并发的方式对在所述多个驱动电路中的每个中发现的寄生延迟去偏。
11.如权利要求10所述的方法，其中，至少一个锁相环电路被用来提供所述多个时钟信号。
12.如权利要求8所述的方法，其中，并发地对所述自动测试设备的所述多条接收通道去偏包括将至少一条驱动通道的输出回送到所述多条接收通道的输入。
13.一种自动测试设备，包括多条驱动通道，用于将测试向量提供给被测器件；多条接收通道，用于接收来自所述被测器件的预期响应；用于并发地对所述多条驱动通道去偏的装置，所述用于并发地对所述多条驱动通道去偏的装置包括第一校准电路，所述第一校准电路并发地对所述多条驱动通道中的每条中的第一可编程延迟元件进行调节，来对每条驱动通道的寄生延迟去偏，以与所述多条驱动通道中具有最大寄生延迟的一条尽可能接近地对准。
14.如权利要求13所述的自动测试设备，其中，所述用于并发地对所述多条驱动通道去偏的装置还包括第二校准电路，所述第二校准电路并发地对所述多条驱动通道中的每条中的第二可编程延迟元件进行调节，以便延迟所述多条驱动通道中的每条中的驱动信号，以使所述驱动信号尽可能接近地对准。
15.如权利要求13所述的自动测试设备，还包括用于并发地对所述多条接收通道去偏的装置。
16.如权利要求15所述的自动测试设备，其中，所述用于并发地对所述多条接收通道去偏的装置包括从至少一个驱动通道输出的输出到所述多条接收通道的输入的回送连接。
17.如权利要求15所述的自动测试设备，其中，所述用于并发地对所述多条接收通道去偏的装置包括第三校准电路，所述第三校准电路并发地对所述多条接收通道中的每条中的第三可编程延迟元件进行调节，来对每条接收通道的寄生延迟去偏，以与零接收点尽可能接近地对准。
18.如权利要求13所述的自动测试设备，其中，每个所述第一校准电路包括至少一个锁相环电路，其提供同相的两个信号；所述第一可编程延迟元件；一致性检测器，所述一致性检测器和所述第一可编程延迟元件每个接收所述同相的两个信号之一；以及控制器，其接收来自所述一致性检测器的输出，并且将所述延迟信号提供给所述可编程延迟元件。
19.如权利要求15所述的自动测试设备，其中，所述用于并发地对所述多条驱动通道去偏的装置和所述用于并发地对所述多条接收通道去偏的装置在少于10秒内完成自动测试设备去偏和校准功能，其中所述多条驱动通道和所述多条接收通道总数少于一万条通道。
全文摘要
本发明公开了利用数字锁相环和一致性检测器的内置波形边沿去偏。根据本发明的一种测试数字器件的自动测试设备包括多条驱动通道，每条驱动通道在第一预定时间周期处将数据向量的一位提供给DUT；多条接收通道，每条接收通道在第二预定时间周期处锁存来自所述DUT的数据的接收位，所述第二预定时间段开始于零接收点；所述多条驱动通道中的每条还包括第一驱动通道校准电路，第一驱动通道校准电路使每条驱动通道在第一预定时间周期中将数据向量的所述位提供给DUT；并且所述多条接收通道中的每条还包括第一接收通道校准电路，第一接收通道校准电路使每条接收通道被校准为在第二预定时间周期内刚好在零接收点后锁存接收位。
文档编号G01R31/317GK1885053SQ200610082979
公开日2006年12月27日 申请日期2006年6月23日 优先权日2005年6月23日
发明者罗伯特·爱德华·麦克·奥利夫 申请人:安捷伦科技有限公司