专利名称：一种扫描链测试电路的制作方法
一种扫描链测试电路
技术领域：
本发明涉及电路领域，特别是涉及一种扫描链测试电路。
背景技术：
门控时钟是现有集成电路中常用的降低功耗的方法，主要是通过对生成的时钟与门控 信号进行“与”、“或”或者在必要时进行所存(latch)等技术使时钟稳定在某个状态不翻转， 降低这些时钟所驱动的触发器动态功耗的技术。
扫描链测试技术是常用的对大规模集成电路进行测试的方法，通过将各个触发器 串联成串，通过控制各触发器的状态，实现对电路可观测的测试方法和测试电路。在这种测 试下通过要求各个触发器的时钟直接从外部时钟而来，不经过门控单元的控制。如图1所 示，其中图(a)示出了一触发器，所述触发器的输入端(D端)的来源有两个，一个是DI (Data Input)，另一个是SI (Scan Input)，扫描链致能信号(Scan Enable，简称SE)对输入DI和 SI进行选择以作为触发器的输入端D的输入。一般的，DI是功能输入，这个在芯片外边通 常是看不到的，SI可以通过外边的激励输入进去。在标准含扫描链测试功能的寄存器单元 中，可以看出寄存器除了 CK(时钟端)，还有三个输入(DI/SI/SE)，这个功能已经包含在标准 的寄存器单元里了，如图(b)所示。图(b)为标准的扫描链测试方法，先通过SI端把需要的 激励输入进去，然后切换到功能模式，然后再把功能模式的输出通过SO端把结果输出以进 行观测。
现有技术中，时钟生成单元通常不进行扫描链的测试，而是通过例如测试锁相环 的时候进行的附加测试。现有技术中，时钟生成单元、门控单元与各触发器的电路图如图2 所示，图2为现有技术中的扫描链测试电路，其包括初始时钟、锁相环、时钟生成单元、门控 逻辑、门控单元、触发器。此时，扫描链致能信号SE通过对初始时钟和测试使能的选择来仅 作为功能触发器的时钟端的输入，即只有功能触发器可以正常使用扫描链进行测试，而图 中的门控单元以及门控逻辑单元无法插入到扫描链中，检测覆盖率受到影响。
因此有必要提出一种新的技术方案来解决上述问题。
发明内容本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在 本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说 明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
本发明的目的之一在于提供一种扫描链测试电路，其可以提高扫描链覆盖率，实 现简单且不影响正常的扫描链测试。
根据本发明的，本发明提供一种扫描链测试电路，其包括用于输入初始时钟的时 钟输入端、锁相环、时钟生成单元、门控单元、第一选择器、功能触发器、门控逻辑单元、第二 选择器和第三选择器，其中所述第二选择器利用测试使能选择初始时钟或所述锁相环输出 的时钟以作为所述时钟生成单元中触发器的时钟端输入；所述第三选择器利用测试使能选 择初始时钟或时钟生成单元输出的时钟以作为所述门控逻辑单元中触发器的时钟端输入。
进一步的，其还包括有第四选择器，其利用测试使能选择所述门控逻辑单元中的3触发器的输出或外接电平作为所述门控单元的门控信号以保证各个门控单元打开，其中所 述外接电平为高电平或低电平中的一种。
更进一步的，所述初始时钟输入给所述锁相环，所述锁相环与时钟生成单元中的 触发器的输入端直接或间接相连，所述时钟生成单元的输出端与门控单元的输入端相连， 所述门控单元的输出端与第一选择器的输入端相连，所述第一选择器的输出端与功能触发 器的时钟端相连，所述门控逻辑单元中的触发器的输出端与各门控单元的输入端相连。
更进一步的，所述第一选择器利用所述测试使能选择初始时钟或门控单元输出的 信号以作为功能触发器的时钟端的输入。
更进一步的，所述时钟生成单元、门控单元、第一选择器、第二选择器以及功能触 发器的数目相同。
进一步的，所述测试使能包括有效使能和无效使能。
更进一步的，所述功能触发器、时钟生成单元中的触发器和门控逻辑单元中的触 发器为D触发器或RS触发器。
与现有技术相比，本发明提供一种改进的扫描链测试电路，其对时钟生成单元中 的触发器和门控逻辑单元中的触发器均加入一选择器，所述选择器可以通过测试使能(即 扫描链致能信号SE)对触发器时钟的两个输入进行选择，从而将时钟生成单元和门控逻辑 单元加入测试扫描链中，提高了扫描链的覆盖率，且实现简单，不影响正常的扫描链测试。
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附 图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域 普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附 图。其中图1为具有选择输入功能的触发器；图2为现有技术中的扫描链测试电路；和图3为发明中扫描链测试电路在一个实施例中的电路图。
具体实施方式本发明的详细描述主要通过程序、步骤、逻辑块、过程、电路或其他象征性的描述来直 接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了 很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人 员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。 换句话说，为避免混淆本发明的目的，由于熟知的方法和程序已经容易理解，因此它们并未 被详细描述。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中 的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一 个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。此外，表示一个或多 个实施例的方法、电路图、流程图或功能框图中的模块顺序并非固定的指代任何特定顺序， 也不构成对本发明的限制。
本发明提供一种改进的扫描链测试电路，其对现有的扫描链中的时钟生成单元中 的触发器和门控逻辑单元中的触发器均加入一选择器，其可以通过测试使能(即扫描链使能信号SE)对触发器时钟的两个输入进行选择，从而将时钟生成单元和门控逻辑单元加入 测试扫描链中。本发明是现有技术中(图1中的扫描链测试电路)的改进，其具体结构参见 图3所示。
图3为发明中扫描链测试电路在一个实施例中的电路图。所述扫描链测试电路包 括用于输入初始时钟的时钟输入单元、锁相环、时钟生成单元、门控逻辑单元、门控单元、第 一选择器和功能触发器。所述扫描链测试电路在具体实现时，所述时钟生成单元有多个，所 述门控逻辑单元、第一选择器、功能触发器的数目均与所述时钟生成单元的数目相同。
本发明中所述扫描链测试电路与图1中相同的部分电路具体连接为所述时钟输 入单元输入初始时钟，并将所述初始时钟输送给所述锁相环(即PLL)，所述锁相环与所述时 钟生成单元中的触发器(未示出)的输入端直接或间接相连，所述时钟生成单元的输出端与 所述门控单元的输入端相连，所述门控单元的输出端与所述第一选择器的输入端相连，所 述第一选择器的输出端与所述功能触发器的时钟输入端相连；所述门控逻辑单元中的触发 器的输出端与所述门控单元的输入端相连。其中所述第一选择器利用所述测试使能选择所 述初始时钟或所述门控单元生成的信号作为第一选择器的输出，且其输出作为所述对应功 能触发器的时钟端的输入信号。
上述描述的相连可以是直接相连也可以是间接相连，在实际应用中可根据具体电 路需要进行直接或间接相连。
这里所述测试使能包括有效使能和无效使能，当测试使能为有效使能时，则第一 选择器中通过所述有效使能选择所述门控单元输出的时钟以作为所述功能触发器的时钟 输入，否则选择所述初始时钟作为所述功能触发器的时钟输入，此时电路处于正常的工作 状态。
由此可知，上述扫描链测试电路保证了所述各个功能触发器进入扫描链。这种结 构对时钟生成单元和门控逻辑单元并没有进行测试。而在实际应用中，对时钟生成单元和 门控逻辑单元的测试也是相当重要的，所以本发明对其缺陷进行如下改进。
与图1中示出的扫描链测试电路相比，本发明中的扫描链测试电路做了进一步的 改进，其改进之处具体为在锁相环和每个时钟生成单元之间均加入了一个第二选择器，所述第二选择器的输入 分别为初始时钟、锁相环输出的时钟、测试使能，所述测试使能选择初始时钟或锁相环输 出的时钟以作为第二选择器的输出，并进一步作为所述时钟生成单元中触发器的时钟端的 输入信号。
由于所述第二选择器根据测试使能选择初始时钟和所述锁相环生成的时钟中的 一个时钟以作为时钟生成单元中的触发器的时钟端的输入信号，因此保证时钟生成单元进 入测试扫描链中。
同样，这里的第二选择器在测试使能为有效使能时则选择所述锁相环输出的时钟 作为所述时钟生成单元中的触发器的时钟输入，否则选择所述初始时钟作为所述时钟生成 单元中的触发器的时钟输入。
同时，本发明中的扫描链测试电路对所述门控逻辑单元的触发器加入一第三选择 器，所述第三选择器的三个输入端分别为初始时钟、时钟生成单元生成的时钟、测试使能， 其中所述测试使能选择所述初始时钟或所述时钟生成单元生成的时钟来作为所述第三选择器的输出，并进一步作为所述门控逻辑单元的触发器的时钟端的输入信号，从而保证所 述门控逻辑单元也进入了测试扫描链中。
这里的所述第三选择器在测试使能为有效使能时则选择时钟生成单元输出的时 钟作为所述门控逻辑单元中的触发器的时钟输入，否则选择初始时钟作为所述门控逻辑单 元中的触发器的时钟输入。
在所述门控逻辑单元中的触发器和所述门控单元之间加入一第四选择器，所述第 四选择器的输入端分别为所述门控逻辑单元中的触发器的输出、外接电平(如高电平1或 低电平0)、测试使能，所述测试使能选择所述门控逻辑单元的触发器的输出或外接电平。这 样，由于门控逻辑单元也进入了扫描链，测试使能对门控逻辑单元的触发器的输入和输出 带来影响，从而进一步影响所述门控单元的门控信号(即门控单元的控制信号)，若控制信 号错误，会导致所述门控单元被错误锁定，进而导致门控单元无法在测试时让时钟自由通 过，因此所有门控单元的门控信号在测试时通过测试使能端口输出的有效使能进行控制， 让各个门控单元打开以保证以影响正常的扫描链测试。
当所述第四选择器为与门时，可以将所述外接电平置为1，当第四选择器为或门 时，可以将所述外接电平置为0或1，当然，所述第四选择器还可以为其他器件，但只需要保 证输入的外接信号能够使得第四选择器输出的信号(即门控信号)可以始终在测试使能有 效时保证控制门控单元即可。
本发明就现有技术进一步提出通过测试使能对所述时钟生成单元中的触发器以 及所述门控逻辑单元中的触发器的时钟端进行控制，当然，在实际应用中，同样也可以根据 需要对所述时钟生成单元中的触发器以及所述门控逻辑单元的触发器的其他输入端(如输 入端D等)进行控制。
在具体应用中，所述触发器可以为D触发器，也可以为RS触发器，也可以为其它类 型的触发器或器件。
综上所述，本发明通过在时钟生成单元中的触发器和门控逻辑单元中的触发器均 对应的加入了一选择器，其可以通过测试使能对触发器时钟的两个输入进行选择，从而将 时钟生成单元和门控逻辑单元加入测试扫描链中，实现简单，且在不影响正常的扫描链测 试的情况下提高了扫描链覆盖率。
上述说明已经充分揭露了本发明的具体实施方式
。需要指出的是，熟悉该领域的 技术人员对本发明的具体实施方式
所做的任何改动均不脱离本发明的权利要求书的范围。 相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式
。
权利要求
1.一种扫描链测试电路，其包括用于输入初始时钟的时钟输入端、锁相环、时钟生成单 元、门控单元、第一选择器、功能触发器、门控逻辑单元，其特征在于其还包括有第二选择 器和第三选择器，所述第二选择器利用测试使能选择初始时钟或所述锁相环输出的时钟以作为所述时 钟生成单元中触发器的时钟端输入；所述第三选择器利用测试使能选择初始时钟或时钟生成单元输出的时钟以作为所述 门控逻辑单元中触发器的时钟端输入。
2.根据权利要求1所述的扫描链测试电路，其特征在于其还包括有第四选择器，其利 用测试使能选择所述门控逻辑单元中的触发器的输出或外接电平作为所述门控单元的门 控信号以保证各个门控单元打开，其中所述外接电平为高电平或低电平中的一种。
3.根据权利要求2所述的扫描链测试电路，其特征在于所述初始时钟输入给所述锁 相环，所述锁相环与时钟生成单元中的触发器的输入端直接或间接相连，所述时钟生成单 元的输出端与门控单元的输入端相连，所述门控单元的输出端与第一选择器的输入端相 连，所述第一选择器的输出端与功能触发器的时钟端相连，所述门控逻辑单元中的触发器 的输出端与各门控单元的输入端相连。
4.根据权利要求3所述的扫描链测试电路，其特征在于所述第一选择器利用所述测 试使能选择初始时钟或门控单元输出的信号以作为功能触发器的时钟端的输入。
5.根据权利要求3所述的扫描链测试电路，其特征在于所述时钟生成单元、门控单 元、第一选择器、第二选择器以及功能触发器的数目相同。
6.根据权利要求1所述的扫描链测试电路，其特征在于所述测试使能包括有效使能 和无效使能。
7.根据权利要求1-6中任一项所述的扫描链测试的电路，其特征在于所述功能触发 器、时钟生成单元中的触发器和门控逻辑单元中的触发器为D触发器、RS触发器或其它器 件。
全文摘要
本发明提供一种扫描链测试电路，其包括用于输入初始时钟的时钟输入端、锁相环、时钟生成单元、门控单元、第一选择器、功能触发器、门控逻辑单元、第二选择器和第三选择器，其中所述第二选择器利用测试使能选择初始时钟或所述锁相环输出的时钟以作为所述时钟生成单元中触发器的时钟端输入；所述第三选择器利用测试使能选择初始时钟或时钟生成单元输出的时钟以作为所述门控逻辑单元中触发器的时钟端输入。
文档编号G01R31/3183GK102043123SQ20101054748
公开日2011年5月4日 申请日期2010年11月16日 优先权日2010年11月16日
发明者董欣, 邹杨 申请人:无锡中星微电子有限公司