专利名称：基于fpga的调频连续波小型sar成像系统的制作方法
技术领域：
本发明属于数字信号处理技术领域，特别涉及利用FPGA实现基于调频连续波的小型SAR成像处理系统，可广泛应用于雷达、导弹、遥感等领域。
背景技术：
随着合成孔径雷达SAR成像技术研究的不断深入和大规模集成电路技术的飞速发展，短程小型化SAR成像系统成为了各国探索和发展的热点。SAR系统的小型化就是在不影响成像功能的前提下尽量减小体积、重量和功耗。小型系统将有助于减少对载体的空间和负荷的需求，有利于增加载体的机动性、灵活性和续航能力，同时，也将扩展SAR的使用范围。国外的科研机构投入很大精力对SAR的小型化进行了理论研究和技术攻关。 1996年，伦敦大学在实验室内建立了用于成像研究的调频连续波FMCW SAR0 2003年荷兰 TUDelft大学研制了低成本、轻型FMCW SAR样机。德国EADS公司防御通信系统公司于2003 年研制成功了搭载于无人机上的“MiSAR”系统。以上实现的小型化SAR都是基于调频连续波体制。根据成像系统的波形体制选择的不同，可以分为脉冲成像系统和调频连续波成像系统。脉冲成像系统在传统的SAR成像系统中被广泛采用，国内目前实际应用的也是脉冲成像系统。脉冲成像系统的发射信号和接收信号在时间上是分开的，通过收发转换开关完成发射和接收过程的切换，脉冲式雷达的发射能量集中在一个窄脉冲内，相应的峰值功率较高。这种系统其本身有下列不足，限制了 SAR小型化的发展。I)脉冲式的雷达构造上一般较为复杂，在作用距离较远时，就需要较高的发射峰值功率，这就使得系统体积大，重量重，价格昂贵。2)脉冲式雷达结构对载体平台的要求较高，由于其体积、重量的限制，无法搭载在小型航天器载体平台上，限制了其应用的范围。3)在现今的SAR信号处理方案中，一般采用了以DSP芯片为主的信号处理方案，系统运算能力受限于DSP芯片，运算量巨大的SAR成像算法一般需要多片DSP、多块板卡并行处理实现。
发明内容
本发明的目的在于针对上述已有技术的不足，提供一种基于FPGA的调频连续波 FMCff小型SAR成像系统，以在满足大数据量运算需要的条件下避免使用多个DSP和多个板卡，减小系统的体积、重量和功耗，在无人机小型航天器平台上实现SAR成像。为实现上述目的，本发明包括(I)雷达前端，它与采集预处理单元双向连接，用于发射调频连续波，接收目标反射回波并传送至采集预处理单元的A/D采集模块；将GPS惯性导航信息传送至采集预处理单元的命令通信模块，并接收命令通信模块回传的指令；
(2)采集预处理单元，包括命令通信模块，它通过J30_37ZKW_J型号的37芯航空接插件与雷达前端相连，用于接收雷达前端发送的惯性导航参数，并将FPGA反馈的增益调节信号与发射机开机指令传给雷达前端；A/D采集模块，用于对前端的调频连续波模拟信号进行采样，将其转变成12位数字信号，将采样后的数据送给FPGA控制与运算模块进行处理；FPGA控制与运算模块，它分别与命令通信模块双向连接，与A/D采集模块、数据接收接口、数据回放接口单向连接，用于接收AD采集模块采集到的数字化雷达回波信号和惯性导航参数，解算惯性导航参数，并根据解算后的参数完成距离向脉冲压缩，将距离向脉冲压缩的结果数据和解算后的惯性导航参数打包传给信号处理单元；数据发送接口，用于接收FPGA控制与运算模块传送来的距离向脉冲压缩数据，并通过自定义的44针接插件传送给信号处理单元的数据接收接口 ；(3)信号处理单元，包括数据接收接口，它通过自定义44针接插件接收采集预处理单元的数据；FPGA控制模块，它分别与DSP运算模块双向连接，与数据接收接口及数据发送接口单向连接，用于将接收到的采集预处理单元的距离向脉冲压缩数据乒乓分配给DSP运算模块的两块TSlOl芯片，并接收DSP运算模块回传的成像结果数据，进行数据的并串转换、 添加帧头和添加帧尾，组成数据包，将数据包传送至数据发送接口 ；DSP运算模块，它通过总线流水协议与FPGA芯片实现双向连接，用于接收FPGA控制模块发送的距离向脉冲压缩数据，并对距离向脉冲压缩数据进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理，以获得成像结果数据，将成像结果数据回传至FPGA 控制1吴块；数据发送接口，用于接收FPGA控制模块发送的成像结果数据，并将成像结果数据发送至接收主机；(4)接收主机，它与信号处理单元的数据发送接口单向连接，接收成像结果数据， 并通过界面显示程序对接收到的成像结果数据绘图，并在显示器上实时显示图像。本发明具有如下优点I、本发明的采集预处理单元和信号处理单元以FPGA为核心，在采集预处理单元中完成距离向脉冲压缩，在信号处理单元的DSP运算模块中完成多普勒调频率运算、多普勒中心估计和方位向脉冲压缩，充分利用了 FPGA并行运算能力强和DSP浮点运算能力强的特点，避免了多个DSP、多块板卡的传统方案，相比于传统的系统，本发明的体积小、重量轻、 功耗低，适应于小型飞行器平台。2、本发明的采集预处理单元与雷达前端双向通信，接收惯性导航参数供SAR成像使用，提高了多普勒值和调频率值的准确度，也提高了图像的分辨率。
图I是本发明的结构框图；图2是本发明采集预处理单元的命令通信模块与FPGA的互联示意图；图3是本发明采集预处理单元的AD采集模块与FPGA的互连示意图4是本发明采集预处理单元的数据发送接口与FPGA、信号处理单元的数据接收接口与FPGA的互联示意图；图5是本发明信号处理单元的DSP运算模块与FPGA的互联示意图。
具体实施例方式参照图1，本发明基于FPGA的调频连续波SAR成像系统主要由雷达前端、采集预处理单元、信号处理单元、接收主机四部分组成。其中雷达前端，它与采集预处理单元双向连接，用于完成两项功能一是向目标发射调频连续波，接收目标反射回波并传送至采集预处理单元的A/D采集模块；二是将GPS惯性导航信息传送至采集预处理单元的命令通信模块，并接收命令通信模块回传的指令。采集预处理单元，包括命令通信模块、AD采集模块、FPGA控制与运算模块和数据发送接口 ；该命令通信模块，选用阻抗连续性好的J30_37ZKW_J型号的37芯航空接插件，且由螺丝固定，保证载体平台震动情况下的信号稳定性和可靠性，它与FPGA控制与运算模块双向连接，用于接收雷达前端发送的惯性导航参数，并将FPGA反馈的增益调节信号与发射机开机指令传给雷达前端；该AD采集模块，选用MAXM公司的AD9626芯片，但不限于此芯片，芯片单通道最高采样速率达250MHz，采样位数12位，以提供单端模式和交互模式以供选择，它分别与雷达前端单向连接，与FPGA控制与运算模块双向连接，用于接收FPGA的配置信息，在单端模式下对雷达前端的回波信号采样量化，并传递至FPGA控制与运算模块； 该FPGA控制与运算模块，包括命令解算反馈子模块、数据整理子模块和距离向脉冲压缩子模块，所述命令解算反馈子模块，用于实现三个功能一是接收命令参数模块的惯性导航参数，对其进行串并转换、校验、解算；二是系统上电工作后进行计时，满足计时条件时设置发射机开机指令有效，并通过命令通信模块传送至雷达前端；三是对A/D采集模块传送的数据进行判断，生成增益调节信号，并通过命令通信模块传送至雷达前端；所述数据整理子模块，用于对A/D采集模块传送的回波数据进行整理，将无符号数转变成有符号数，将数据位宽由12位扩展至16位，将每个重频时间内的数据点数截取至16384点，对数据进行时钟域转换，并传送至距离向脉冲压缩子模块；所述距离向脉冲压缩子模块，用于接收数据整理子模块处理后的数据，对数据进行滤波、16384点FFT运算、场景截取，场景截取根据命令解算反馈子模块解算后的惯性导航参数进行运算，计算获得场景中心点位置，将16384点的距离向脉冲压缩结果中的2048点场景信息截取出来，并传递至数据发送接口。整个FPGA 控制与运算模块，选用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于该芯片，芯片的查找表ALUTs数量达72768，用户可用引脚759个，支持各种单端和差分标准的普通1/0，存储器资源为4. 5Mbit，非常适合复杂时序逻辑的设计控制与运算模块， 分别与命令通信模块单向连接，与A/D采集模块双向连接；该数据发送接口，选用自定义的 44针接插件，与FPGA控制与运算模块单向连接，用于接收FPGA的数据并传递至信号处理单元的数据接收接口。上述采集预处理单元的命令通信模块与FPGA双向连接，其与FPGA的互连关系如图2所示；上述采集预处理单元的AD采集模块与FPGA双向连接，其互连关系如图3所示； 上述采集预处理单元的数据发送接口与FPGA单向连接，其互连关系如图4所示。信号处理单元，包括数据接收接口、FPGA控制模块、DSP运算模块和数据发送接
6口。其中，数据接收接口与采集预处理单元中的数据发送接口单向连接，数据发送接口与接收主机单向连接。该数据接收接口，选用自定义的44针接插件，用于接收采集预处理单元的数据并传递至FPGA控制模块。该FPGA控制模块，包括数据分发子模块和数据整理子模块；所述数据分发子模块，用于对数据接收接口传送来的数据进行计数控制，乒乓分配给 DSP运算模块的两块DSP芯片，它向一块DSP芯片发送1052672个数据后，再向另一块DSP 芯片发送同样数量的数据，在两块DSP芯片之间依次轮换；所述数据整理子模块，用于接收 DSP运算模块回传的结果数据，进行数据的并串转换、添加帧头和添加帧尾，组成数据包，将数据包传递至数据发送接口 ；整个FPGA控制模块，选用ALTERA公司的Stratix II系列芯片EP2S90F1020I4，但不局限于该芯片；该FPGA控制模块，分别与数据接收接口单向连接， 其互连关系与图4 一致，与DSP运算模块双向连接，其互连关系如图5所示，与数据发送接口单向连接。该DSP运算模块，选用ADI公司的TSlOl芯片，芯片内核工作时钟300MHz，单片处理峰值达18亿次浮点运算/秒，外部总线最多达64位，总线时钟达IOOMHz ;该03卩运算模块与FPGA芯片实现双向连接，用于接收FPGA控制模块发送的距离向脉冲压缩数据，并对距离向脉冲压缩数据进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理， 以获得成像结果数据，将成像结果数据回传至FPGA控制模块。该数据发送接口，选用TI公司的SN65HVD05型串口芯片，但并不局限于该芯片，芯片支持高达40Mbps的波特率，最小差分输出电压为2. 5V，支持ANSI TIA和EIA-485-A标准；该数据发送接口通过一对串口差分数据线与接收主机相连，用于接收FPGA的数据并传递至接收主机。接收主机，它与信号处理单元的数据发送接口单向连接，用于接收成像结果数据， 并通过界面显示程序对接收到的成像结果数据绘图，并在显示器上实时显示图像。参照图2，采集预处理单元的命令通信模块与FPGA之间通过2对串口差分数据线、 7个单端数据线进行互连，其中，2对串口差分数据线为1^422_么和RS422_B是一对串口差分输入信号，用于接收从雷达前端传送来的串口数据并传递至FPGA ;1 422_￥和1 422_2是另一对串口差分输出信号，用于接收从FPGA发出的串口数据并传递至雷达前端；7个单端数据线为agC[l]、agC
分别为增益调节信号的高位和低位；TRIG为重频信号；FIRE2为发射机开机指令；FPGA_SC1、FPGA_SC2和FPGA_SC4为预留信号，作为备用。所述一对串口差分数据线RS422_A和RS422_B，用一对差分线与FPGA中的任意I 对普通输入引脚相连，另一对串口差分数据线RS422_Y和RS422_Z，用一对差分线与FPGA中的任意I对普通输出引脚相连，3个单端数据线age [I]、agc
、FIRE2，用单端线与FPGA中的任意3个普通输出引脚相连，4个单端数据线TRIG、FPGA_SC1、FPGA_SC2和FPGA_SC4，用单端线与FPGA中的任意4个普通输入引脚相连。参照图3，AD采集模块的每块AD9626芯片与FPGA之间采用5个单端控制线、12 个单端数据线进行互连，其中，5个单端控制线为RESET、CSB、SDIO、SCLK和DC0-，其中， RESET为复位信号；CSB为片选信号，控制读写周期；SDI0为串行数据输入/输出双向信号； SCLK为串口读写时钟信号；DC0-为输出总线数据的随路时钟信号；12个单端数据线为 PortAtll: 0]为输出数据总线，是AD9626芯片采样数据的输出端口。所述4个单端控制线RESET、CSB、SDIO、SCLK，用单端线与FPGA中的任意4个普通输出引脚相连，I个单端控制线DC0-，用单端线与FPGA中的任意I个普通输入引脚相连，12 个单端数据线PortA[11:0]，用单端线与FPGA中的任意12个普通输入引脚相连。
参照图4，采集预处理单元的数据发送接口与FPGA之间通过一个单端时钟线 CLK20、一个单端控制线 rdreq3 和 32 个单端数据线 data2dsp_i [15:0]、data2dsp_q[15:0] 进行互连，其中，CLK20为单端数据线，data2dsp_i [15:0]、data2dsp_q[15:0]的随路时钟信号，rdreq3为单端数据线data2dsp_i [15:0]、data2dsp_q[15:0]的同步控制信号。 所述一个单端时钟线CLK20、一个单端控制线rdreq3和32个单端数据线 data2dsp_i [15:0]、data2dsp_q[15:0]，用单端线与FPGA的任意34个普通输出引脚相连。参照图5，信号处理单元的DSP运算模块与FPGA之间通过5个单端控制线dsp_ flag、MSH#、RD#、WRL#、ACK, 32 个双向数据总线 DATA[31:0]进行互连，其中，dsp_flag 为 DSP芯片输出的复位信号，DSP在回传数据给FPGA之前，将dsp_f lag信号置为有效，对FPGA 进行复位；MSH#为寄存器选择信号，低电平有效，DSP访问总线时将MSH信号置为有效；RD# 为读使能信号，低电平有效，控制总线读操作的进行；WRL#为写使能信号，低电平有效，控制总线写操作的进行；ACK为数据应答信号，由FPGA发送给DSP，若有效则表示FPGA已准备好完成数据周期，否则将产生等待周期；DATA[31:0]为DSP与FPGA之间的数据总线，可进行双向数据传输。所述4个单端控制线dsp_f lag、MSH#、RD#、WRL#，用单端线与FPGA的任意4个普通输入引脚相连；1个单端控制线ACK，用单端线与FPGA的任意I个普通输出引脚相连；32 个双向数据总线DATA [31:0]，用双端线与FPGA的32个普通双向引脚相连。本发明的工作原理如下首先，用J30_37ZKW_J型37芯航空接插件将雷达前端与采集预处理单元连在一起，用自定义44针接插件将采集预处理单元与信号处理单元连接在一起，通过一对串口差分线将信号处理单元与接收主机相连。然后，给系统供电，由采集预处理单元的FPGA发起AD芯片配置，配置完成后AD开始采样回波数据；同时，命令通信接口接收雷达前端的惯性导航参数传送至FPGA，并接收 FPGA的反馈调节指令和发射机开机指令回传至雷达前端；采集预处理单元的FPGA控制与运算模块接收采集到的数据和惯性导航参数，进行参数解算，生成增益调节命令和发射机开机指令，对数据进行距离向脉冲压缩运算，并将处理后的结果传递至数据发送接口 ；信号处理单元的数据接收接口通过自定义44针接插件接收采集预处理单元的数据和命令，然后将其乒乓分配给两片DSP芯片进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理；两片DSP芯片将处理完成的数据回传给FPGA控制模块，由FPGA控制模块对数据进行并串转换、添加帧头和添加帧尾，组成数据包，将数据包传递至信号处理单元的数据发送接口 ；信号处理单元的数据发送接口将数据包通过一对串口差分数据线发送至接收主机; 接收主机对接到的数据进行绘图，在显示器上显示实时图像。
权利要求
1.一种基于FPGA的调频连续波小型SAR成像系统，包括(1)雷达前端，它与采集预处理单元双向连接，用于发射调频连续波，接收目标反射回波并传送至采集预处理单元的Α/D采集模块；将GPS惯性导航信息传送至采集预处理单元的命令通信模块，并接收命令通信模块回传的指令；(2)采集预处理单元，包括命令通信模块，它通过J30_37ZKW_J型号的37芯航空接插件与雷达前端相连，用于接收雷达前端发送的惯性导航参数，并将FPGA反馈的增益调节信号与发射机开机指令传给雷达如端；Α/D采集模块，用于对前端的调频连续波模拟信号进行采样，将其转变成12位数字信号，将采样后的数据送给FPGA控制与运算模块进行处理；FPGA控制与运算模块，它分别与命令通信模块双向连接，与Α/D采集模块、数据接收接口、数据回放接口单向连接，用于接收AD采集模块采集到的数字化雷达回波信号和惯性导航参数，解算惯性导航参数，并根据解算后的参数完成距离向脉冲压缩，将距离向脉冲压缩的结果数据和解算后的惯性导航参数打包传给信号处理单元；数据发送接口，用于接收FPGA控制与运算模块传送来的距离向脉冲压缩数据，并通过自定义的44针接插件传送给信号处理单元的数据接收接口 ；(3)信号处理单元，包括数据接收接口，它通过自定义44针接插件接收采集预处理单元的数据；FPGA控制模块，它分别与DSP运算模块双向连接，与数据接收接口及数据发送接口单向连接，用于将接收到的采集预处理单元的距离向脉冲压缩数据乒乓分配给DSP运算模块的两块TSlOl芯片，并接收DSP运算模块回传的成像结果数据，进行数据的并串转换、添加帧头和添加帧尾，组成数据包，将数据包传送至数据发送接口 ；DSP运算模块，它通过总线流水协议与FPGA芯片实现双向连接，用于接收FPGA控制模块发送的距离向脉冲压缩数据，并对距离向脉冲压缩数据进行多普勒调频率运算、多普勒中心估计和方位向脉冲压缩处理，以获得成像结果数据，将成像结果数据回传至FPGA控制模块；数据发送接口，用于接收FPGA控制模块发送的成像结果数据，并将成像结果数据发送至接收主机；(4)接收主机，它与信号处理单元的数据发送接口单向连接，接收成像结果数据，并通过界面显示程序对接收到的成像结果数据绘图，并在显示器上实时显示图像。
2.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述采集预处理单元的命令通信模块，它与雷达前端之间采用J30_37ZKW_J型号的37芯航空接插件进行互联。
3.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的采集预处理单元的Α/D采集模块，选用两片MAXM公司的AD9626芯片，采用34条单端数据线与 FPGA芯片互联。
4.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的采集预处理单元的FPGA控制与运算模块，选用ALTERA公司的Stratix II系列芯片 EP2S90F1020I4o
5.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的采集预处理单元的数据发送接口，选用自定义44针接插件。
6.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的信号处理单元的数据接收接口，选用自定义44针接插件。
7.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的信号处理单元的FPGA控制模块，选用两片ALTERA公司的Stratix II系列芯片EP2S90F1020I4。
8.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的信号处理单元的DSP运算模块，选用两片ADI公司的TSlOl芯片。
9.根据权利要求I所述的基于FPGA的调频连续波小型SAR成像系统，其中所述的信号处理单元数据发送接口，选用SN65HVD05型号的串口芯片，采用一对串行差分数据线与接收主机互联。
全文摘要
本发明公开了一种基于FPGA的调频连续波小型SAR成像系统，主要解决传统的SAR成像系统体积大、重量重和功耗高的不足。其包括雷达前端、采集预处理单元、信号处理单元和接收主机组成，采集预处理单元包括命令通信模块、A/D采集模块、FPGA控制与运算模块和数据发送接口，信号处理单元包括数据接收接口、FPGA控制模块、DSP运算模块和数据发送接口；采集预处理单元和信号处理单元的FPGA，用于接收雷达前端的回波和惯性导航参数，反馈调节命令至雷达前端，进行距离脉压，分发数据至DSP，接收DSP运算结果并传至接收主机显示。本发明能够完成机载条件下每秒一幅图的实时成像，具有体积小、重量轻、功耗小及可靠性好的优点，可应用于雷达、导弹、遥感等领域。
文档编号G01S13/90GK102590811SQ20121001101
公开日2012年7月18日 申请日期2012年1月13日 优先权日2012年1月13日
发明者全英汇, 姜涛, 安海磊, 杨泽民, 王洁, 王虹现 申请人:西安电子科技大学