一种基准电压源漏电检测电路的制作方法
【专利摘要】本发明实施例公开了一种基准电压源漏电检测电路，包括：上门限电压和下门限电压均为正值的片内迟滞比较器；连接在基准电压源输出端与所述片内迟滞比较器的第一输入端之间的片内滤波电路；以及一端接所述基准电压源输出端，另一端分别接所述片内迟滞比较器的第二输入端和片外滤波电容的正端的片内采样电阻，以实时检测基准电压源是否漏电。
【专利说明】—种基准电压源漏电检测电路
【技术领域】
[0001 ] 本发明涉及电力电子【技术领域】，更具体地说，涉及一种基准电压源漏电检测电路。【背景技术】
[0002]基准电压源是指在模拟集成电路中用作电压基准的具有较高精度和稳定度的参考电压源。参见图1，对于集成在模拟集成电路片内的基准电压源来说，其输出引脚通常需要外接一个片外滤波器c;ut，以滤除基准电压源输出波形中的高频谐波和低频噪声。
[0003]基准电压源输出电压的变化影响着整个模拟集成电路的精度和性能，而基准电压源漏电会造成所述基准电压源输出电压明显下降，因此有必要在所述模拟集成电路片内集成所述基准电压源的漏电检测电路，从而为及时发现并解决漏电故障提供方便。
【发明内容】
[0004]有鉴于此，本发明提供一种基准电压源漏电检测电路，以实时检测基准电压源是否漏电。
[0005]一种基准电压源漏电检测电路，包括:
[0006]上门限电压和下门限电压均为正值的片内迟滞比较器；
[0007]连接在基准电压源输出端与所述片内迟滞比较器的第一输入端之间的片内滤波电路；
[0008]以及一端接所述基准电压源输出端，另一端分别接所述片内迟滞比较器的第二输入端和片外滤波电容的正端的片内采样电阻。
[0009]其中，所述第一输入端为同相输入端，所述第二输入端为反相输入端。
[0010]其中，所述片内迟滞比较器包括电流源、反相器、第一 PMOS管、第二 PMOS管、第三PMOS管、尺寸相同的第四PMOS管和第五PMOS管，以及尺寸相同的第一 NMOS管和第二 NMOS管，其中:
[0011]所述第一 NMOS管的栅极为所述片内迟滞比较器的反相输入端；
[0012]所述第二 NMOS管的栅极为所述片内迟滞比较器的同相输入端；
[0013]所述第一 NMOS管和所述第二 NMOS管的源极均接所述电流源；
[0014]所述第一 NMOS管的漏极分别接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的栅极，以及所述第五PMOS管的漏极；
[0015]所述第二 NMOS管的漏极分别接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管的漏极，以及所述反相器的输入端；所述反相器的输出端为所述片内迟滞比较器的输出端；
[0016]所述第一 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的源极均连接至电源；
[0017]所述第二 PMOS管的源极接所述第一 PMOS管的漏极。
[0018]其中，所述片内采样电阻为Poly电阻。[0019]其中，所述片内滤波电路为有源滤波电路。
[0020]其中，所述片内滤波电路为一阶RC滤波电路。
[0021 ] 其中，所述一阶RC滤波电路中的电阻为PMOS电阻。
[0022]其中，所述PMOS电阻包括N个相串联的PMOS管，其中:
[0023]各个所述PMOS管的栅极接地；
[0024]第I个所述PMOS管的源极为所述PMOS电阻的一端；第M个所述PMOS管的漏极接第M+1个所述PMOS管的源极；第N个所述PMOS管的漏极为所述PMOS电阻的另一端；其中N和M均为正整数且I < M < N。
[0025]其中，所述一阶RC滤波电路中的电容为NMOS电容。
[0026]其中，所述NMOS电容包括多个相串联的NMOS管，其中:
[0027]各个所述NMOS管的栅极构成所述NMOS电容的正端；
[0028]各个所述NMOS管的源极和漏极均接地。
[0029]从上述的技术方案可以看出，本发明将基准电压源的输出分为两路处理，一路经片内滤波电路滤波后输入片内迟滞比较器的一个输入端，一路经由片内采样电阻和片外滤波电容组成的一阶RC滤波电路滤波后输入片内迟滞比较器的另一输入端；由于片内采样电阻连接了芯片外部节点，因此当基准电压源漏电时，漏电电流会流经片内采样电阻产生漏电压降，而片内迟滞比较器便是以该漏电压降作为输入来决定输出的，从而通过监测片内迟滞比较器的输出情况即可实时监测到基准电压源的漏电情况。
【专利附图】
【附图说明】
[0030]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0031]图1为现有技术公开的一种带片外滤波器的基准电压源结构示意图；
[0032]图2为本发明实施例公开的一种基准电压源漏电检测电路结构示意图；
[0033]图3为本发明实施例公开的一种片内迟滞比较器的电压传输特性曲线图；
[0034]图4为本发明实施例公开的一种片内迟滞比较器结构示意图；
[0035]图5为本发明实施例公开的一种片内滤波电路中的电阻结构示意图；
[0036]图6为本发明实施例公开的一种片内滤波电路中的电容结构示意图。
【具体实施方式】
[0037]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0038]参见图2，本发明实施例公开了一种基准电压源漏电检测电路，以实时检测基准电压源是否漏电，包括:
[0039]上门限电压和下门限电压均为正值的片内迟滞比较器CMP ；[0040]连接在基准电压源输出端REF与片内迟滞比较器CMP的第一输入端之间的片内滤波电路10 ；
[0041]以及一端接基准电压源输出端REF，另一端分别接片内迟滞比较器CMP的第二输入端和片外滤波电容Ctjut的正端的片内采样电阻Rin。
[0042]分析可知，片内滤波电路10为连接于基准电压源输出端REF和片内迟滞比较器CMP之间的第一滤波支路，由片内采样电阻Rin和片外滤波电容Ctjut共同组成的一阶RC滤波电路为连接于基准电压源输出端REF和片内迟滞比较器CMP之间的第二滤波支路，两者共同避免了基准电压源输出波形中的高频谐波和低频噪声进入片内迟滞比较器CMP造成干扰。
[0043]在所述第二滤波支路中，由于片内采样电阻Rin与片外滤波电容Ctjut相连，即片内采样电阻Rin连接的是模拟集成电路片外的节点，因此当基准电压源漏电时，漏电电流必会流经片内采样电阻Rin而产生漏电压降；而所述第一滤波支路所连接的完全是模拟集成电路片内的节点，因此不会有漏电产生的压降。由此可知，片内迟滞比较器CMP的输入信号(即所述第一滤波支路和所述第二滤波支路的输出电压之差)，即为片内采样电阻Rin两端的漏电压降。
[0044]考虑到片内采样电阻Rin两端的漏电压降必然为非负数，因此本实施例选定上门限电压和下门限电压均为正值的片内迟滞比较器CMP来监测基准电压源的漏电情况。参见图3，该片内迟滞比较器CMP的输出电压U随输入电压V的变化而变化，当片内采样电阻Rin两端的漏电压降超出预设的片内迟滞比较器CMP的上门限电压Vth_hW，片内迟滞比较器CMP输出高电平信号Uh，当片内采样电阻Rin两端的漏电压降为低于预设的片内迟滞比较器CMP的下门限电压Vtlrf时，片内迟滞比较器CMP输出低电平信号U1 ;从而，本实施例以O?U1作为漏电压降允许的误差范围，通过监测片内迟滞比较器CMP的输出情况即可实时了解到基准电压源的漏电情况，解决了现有技术存在的问题。
[0045]其中，仍参见图2，在本实施例中，片内迟滞比较器CMP的第一输入端可具体设定为片内迟滞比较器CMP的同相输入端，片内迟滞比较器CMP的第二输入端相应设定为片内迟滞比较器CMP的反相输入端。此时，片内迟滞比较器CMP可具体采用下述电路结构实现，但并不局限。
[0046]参见图4，该片内迟滞比较器CMP包括电流源Ib、反相器INV、第一 PMOS管PMl、第二 PMOS管PM2、第三PMOS管PM3、尺寸相同的第四PMOS管PM4和第五PMOS管PM5，以及尺寸相同的第一 NMOS管NMl和第二 NMOS管NM2，其中:
[0047]第一 NMOS管匪I的栅极为片内迟滞比较器CMP的反相输入端；
[0048]第二 NMOS管匪2的栅极为片内迟滞比较器CMP的同相输入端；
[0049]第一 NMOS管NMl和第二 NMOS管NM2的源极均接电流源Ib ；
[0050]第一 NMOS管匪I的漏极分别接第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4和第五PMOS管PM5的栅极，以及第五PMOS管PM5的漏极；
[0051]第二 NMOS管NM2的漏极分别接第二 PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4的漏极，以及反相器INV的输入端；反相器INV的输出端为片内迟滞比较器CMP的输出端;
[0052]第一 PMOS管PM1、第三PMOS管PM3、第四PMOS管PM4和第五PMOS管PM5的源极均连接至电源；
[0053]第二 PMOS管PM2的源极接第一 PMOS管PMl的漏极。
[0054]其工作原理如下(为便于描述，首先记匪2的栅极为VIP端、记匪I的栅极为VIN端):
[0055]在无漏电发生时，VIP端和VIN端之间的电压差为0，由于PM3的存在，PM4和PM3的漏极电流之和大于PM5，但是由于匪I和匪2管的栅源电压相等，因此PM4和PM3的漏极电压将上升进入线性区以减小自身漏极电流，直至PM4和PM3的漏极电流之和与PM5的漏极电流相等；此时INV的输入端电压接近于电源电压，INV输出低电平信号U1 ;同时，PMl的栅源电压为电源电压，PMl导通，PM2的源极通过PMl连至电源，即PM2、PM4和PM3并联；
[0056]如果基准电压源的漏电逐渐增加，则匪2的栅源电压会超过匪1，匪2的漏极电流会逐渐增加，为适应其漏极电流的上升，匪2的漏极电压将逐渐下降使得PM4、PM3和PM2逐步退出线性区，增加其漏极电流。当VIP端和VIN端之间的电压差继续增加超过Vth_h后，PM4、PM3和PM2的漏极电流之和已不足以提供给匪2，则匪2的漏极电压将下降至接近0V，使匪2进入线性区，从而电流得以匹配；此时，INV的输入端接近0，INV输出高电平信号Uh ；同时PMl关断，PM2被关闭；
[0057]当漏电逐渐消失时，则VIP端和VIN端之间的电压差将逐渐下降，即匪2的栅源电压逐步减小，若下降至低于Vth_h后，由于PM2被关闭，PM4和PM3的漏极电流之和仍小于Vth_h所对应的匪2的漏极电流，因此匪2不能退出线性区，INV的输出仍保持为高电平信号Uho若其继续下降至低于Vtlrf后，则PM4和PM3的漏极电流之和大于匪2的漏极电流，此时匪2的漏极电压将上升使匪2退出线性区，而PM4和PM3进入线性区，以使得INV输出低电平信号U1 ;此时由于PM4和PM3的漏电流之和大于PM5的漏极电流，因此Vtlrf仍为正值。
[0058]最后需要说明的是，在本实施例中，片内迟滞比较器CMP的第一输入端也可设定为片内迟滞比较器CMP的反相输入端，片内迟滞比较器CMP的第二输入端相应设定为片内迟滞比较器CMP的同相输入端，此时只需对片内迟滞比较器CMP的电路结构进行相应改进即可，并不局限。
[0059]此外，在本实施例中，片内滤波电路10可选用有源滤波电路、一阶RC滤波电路或高阶RC滤波电路等。为节约成本，本实施例优选片内滤波电路10为所述一阶RC滤波电路，仍参见图2，该一阶RC滤波电路包括:负端直接接地的电容C，以及一端接基准电压源输出端REF，另一端分别接片内迟滞比较器CMP的第一输入端和电容C的正端的电阻R。
[0060]考虑到所述一阶RC滤波电路的带宽设计得越低，其对高频谐波的滤除能力就越强，此时需要很大的RC值(R为电阻R的阻值，C为电容C的容值)；而芯片内部要实现大电阻和大电容是不容易的，这通常会占用很大的芯片面积，因此本实施例优选所述一阶RC滤波电路中的电阻R为PMOS电阻、电容C为NMOS电容。
[0061]具体的，参见图5，所述PMOS电阻包括N个相串联的PMOS管，其中:
[0062]各个所述PMOS管的栅极接地；
[0063]第I个所述PMOS管的源极为所述PMOS电阻的一端，该接线端与基准电压源输出端REF直接相连，记为Rin端；第M个所述PMOS管的漏极接第M+1个所述PMOS管的源极；第N个所述PMOS管的漏极为所述PMOS电阻的另一端，记为Rout端；其中N和M均为正整数且I < M < N。[0064]所述Rin端和所述Rout端的电压即为基准电压源输出的基准电压，该电压高于各个所述PMOS管的导通阈值电压，因而各个所述PMOS管均处于线性导通状态，所述PMOS电阻的阻值为
【权利要求】
1.一种基准电压源漏电检测电路，其特征在于，包括: 上门限电压和下门限电压均为正值的片内迟滞比较器； 连接在基准电压源输出端与所述片内迟滞比较器的第一输入端之间的片内滤波电路； 以及一端接所述基准电压源输出端，另一端分别接所述片内迟滞比较器的第二输入端和片外滤波电容的正端的片内采样电阻。
2.根据权利要求1所述的基准电压源漏电检测电路，其特征在于，所述第一输入端为同相输入端，所述第二输入端为反相输入端。
3.根据权利要求2所述的基准电压源漏电检测电路，其特征在于，所述片内迟滞比较器包括电流源、反相器、第一 PMOS管、第二 PMOS管、第三PMOS管、尺寸相同的第四PMOS管和第五PMOS管，以及尺寸相同的第一 NMOS管和第二 NMOS管，其中: 所述第一 NMOS管的栅 极为所述片内迟滞比较器的反相输入端； 所述第二 NMOS管的栅极为所述片内迟滞比较器的同相输入端； 所述第一 NMOS管和所述第二 NMOS管的源极均接所述电流源； 所述第一 NMOS管的漏极分别接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的栅极，以及所述第五PMOS管的漏极； 所述第二 NMOS管的漏极分别接所述第二 PMOS管、所述第三PMOS管、所述第四PMOS管的漏极，以及所述反相器的输入端；所述反相器的输出端为所述片内迟滞比较器的输出端; 所述第一 PMOS管、所述第三PMOS管、所述第四PMOS管和所述第五PMOS管的源极均连接至电源； 所述第二 PMOS管的源极接所述第一 PMOS管的漏极。
4.根据权利要求1所述的基准电压源漏电检测电路，其特征在于，所述片内采样电阻为Poly电阻。
5.根据权利要求1所述的基准电压源漏电检测电路，其特征在于，所述片内滤波电路为有源滤波电路。
6.根据权利要求1所述的基准电压源漏电检测电路，其特征在于，所述片内滤波电路为一阶RC滤波电路。
7.根据权利要求6所述的基准电压源漏电检测电路，其特征在于，所述一阶RC滤波电路中的电阻为PMOS电阻。
8.根据权利要求7所述的基准电压源漏电检测电路，其特征在于，所述PMOS电阻包括N个相串联的PMOS管，其中: 各个所述PMOS管的栅极接地； 第I个所述PMOS管的源极为所述PMOS电阻的一端；第M个所述PMOS管的漏极接第M+1个所述PMOS管的源极?’第N个所述PMOS管的漏极为所述PMOS电阻的另一端；其中N和M均为正整数且I < M < N。
9.根据权利要求6所述的基准电压源漏电检测电路，其特征在于，所述一阶RC滤波电路中的电容为NMOS电容。
10.根据权利要求9所述的基准电压源漏电检测电路，其特征在于，所述NMOS电容包括多个相串联的NMOS管，其中: 各个所述NMOS管的栅极构成所述NMOS电容的正端； 各个所述NMOS 管的源极和漏极均接地。
【文档编号】G01R31/02GK103941144SQ201410193233
【公开日】2014年7月23日 申请日期:2014年5月7日 优先权日:2014年5月7日
【发明者】钟书鹏 申请人:万高(杭州)科技有限公司