一种基于离散时间增量型σδadc的x射线ccd读出系统的制作方法
【专利摘要】本发明涉及一种基于离散时间增量型ΣΔADC的低功耗低噪声的X射线CCD信号读出系统，该系统由前端读出电路、数字控制单元和离散时间增量型ΣΔADC构成。其中前端读出电路提供增益并调节输入信号至ADC的动态范围，离散时间增量型ΣΔADC对信号进行模数转换，数字控制单元可以调节前端放大器的增益，改变前端输出的浮置电平的高度和前后调节ADC采样的时间窗口。其中，离散时间增量型ΣΔADC有两个通道，每个通道分别由预调制器，增量型ΣΔ调制器和降采样滤波器组成，通过特殊的截断系数的梳状滤波器实现CCD信号的量化。该X射线CCD读出系统工作在电源电压3.3V下，读出速率100kHz时，精度可以达到10~11位，等效读出噪声小于10个电子，能够满足实际科学研究和应用的要求。
【专利说明】—种基于离散时间增量型Σ AADC的X射线CCD读出系统
【技术领域】
[0001]本发明属于集成电路设计【技术领域】，具体涉及一种基于增量型Σ AADC的X射线C⑶读出系统。
技术背景
[0002]X射线CXD照相机在近些年来逐渐成为应用于X射线天文望远镜的主流探测器。X射线CCD具有非常高的能量分辨率和角度分辨率。为达到高精度低噪声的要求，传统的X射线CCD读出系统通常是用分立元件所组成的，但是分立元件组成的读出系统重量和功耗非常大，很大程度上增加了火箭发射的成本。此外，由于传统的读出系统的读出速率很低，读出整个CCD平面的一帧图像信号需要几秒钟甚至更长的时间，导致了 CCD读出系统的时间分辨率已不足以满足天体物理学等研究的需要。近些年来，专用集成电路芯片(ASIC)正逐渐替代传统的分立器件，成为主流的X射线读出系统的解决方案。专用集成电路芯片可以进行定制电路设计来达到特定的精度、噪声和读出速率的指标。随着集成电路工艺的不断发展，集成电路芯片的面积、速度和功耗不断降低，集成电路相比传统的分立元件的优势愈发显著。通过设计单芯片多通道并行处理CXD信号可以提高整个系统的读出速率。
[0003]为消除CCD输出信号中的低频噪声、失调和Ι/f噪声，通常都需要采用相关双采样技术(CDS)降低噪声。相关双米样技术对浮置电平和信号电平两次米样并相减，一般认为这两次采样中包含相同的低频噪声分量和失调分量，由此实现了降噪的目的。而在实际电路中，还存在白噪声、高频噪声和开关噪声等，这些噪声不能通过⑶S技术得到很好的消除，因此在⑶S技术的基础上，又发明了积分相关双采样的技术(i⑶S)。i⑶S通过对浮置电平和信号电平在一定时间内积分，它的传输函数相当于一个带通滤波器，既消除了低频噪声，又可以滤除高频噪声。类似于i⑶S的技术是多次采样⑶S，这种技术是通过对浮置电平和信号电平进行多次采样求平均值来达到降低噪声的目的。
[0004]Σ AADC适合应用于低噪声X射线读出系统，由于Σ Λ ADC本身的过采样特性，可以通过对一个像素信号的浮置电平和信号电平进行过采样从而降低读出电路的噪声。但是，传统的Σ AADC需要非常复杂的数字滤波器，数字滤波器的响应时间很长，数字输出与模拟输入没有一一对应的关系，无法应用于图像信号读出应用。近几年来，一种增量型Σ AADC架构被提出并在高精度仪器仪表测量领域得到广泛应用。增量型Σ AADC的优点是具有输入输出的一一对应关系，其数字滤波器具有零延时的输出特性，因此非常适合应用于X射线C⑶读出系统。
【发明内容】
[0005]本发明的目的在于提供一种基于增量型Σ AADC的低功耗低噪声的X射线读出系统。
[0006]本发明提供的低功耗低噪声的X射线CCD读出系统，由前端读出电路(I)、数字控制单元(2)和离散时间增量型Σ AADC (3)构成。
[0007]所述的前端读出电路(I)的Vinp输入端和Vinn输入端分别与外部的模拟输入信号Vinp和Vinn相连；其clampl输入端，clamp2输入端和DAC_en输入端分别与所述的数字控制单兀(2)的clampl输出端，clamp2输出端和DAC_en输出端相连；其Voutp输出端和Voutn输出端分别与所述的离散时间增量型SAADC (3)的Vinp输入端和Vinn输入端相连；
所述的数字控制单元(2)的CLK输入端与外部的时钟输入信号CLK相连；其RST输入端与外部的CXD复位同步信号RST相连；其CS输入端，SCLK输入端和MOSI输入端分别与外部的SPI写入信号CS，SCLK和MOSI相连；其CLKl输出端，RSTl输出端，deintl输出端，inti输出端，postl输出端分别与所述的离散时间增量型Σ AADC (3)的CLKl输入端，RSTl输入端，deintl输入端，inti输入端，postl输入端相连；其CLK2输出端，RST2输出端，deint2输出端，int2输出端，post2输出端分别与所述的离散时间增量型SAADC (3)的CLK2输入端，RST2输入端，deint2输入端，int2输入端，post2输入端相连；
所述的离散时间增量型Σ Λ ADC(3)的Vcom输入端与外部的模拟共模信号Vcom相连；其输出与Dout输出端相连，输出读出系统的处理结果。
[0008]本发明中，所述的前端读出电路(I)由两个跨导放大器、8个电容、四个开关和I个DAC组成。其中，电容Clp的一端与所述输入端Vinp相连，另一端与跨导放大器OTAl的同相输入端、开关Slp的一端和电容C2p的一端相连；电容Cln的一端与所述输入端Vinn相连，另一端与跨导放大器OTAl的反相输入端、开关Sln的一端和电容C2n的一端相连；电容C2p的另一端、开关Slp的另一端和电容C3p的一端与跨导放大器OTAl的反相输出端相连；电容C2n的另一端、开关Sln的另一端和电容C3n的一端与跨导放大器OTAl的同相输出端相连；电容C3p的另一端与跨导放大器0TA2的同相输入端、开关S2p的一端、电容C5p的一端和电容C4p的一端相连；电容C3n的另一端与跨导放大器0TA2的反相输入端、开关S2n的一端、电容C5n的一端和电容C4n的一端相连；电容C4p的另一端、开关S2p的另一端、跨导放大器0TA2的反相输出端与所述输出端Voutp相连；电容C4n的另一端、开关S2n的另一端、跨导放大器0TA2的同相输出端与所述输出端Voutn相连；开关Slp的控制端和开关Sln的控制端与所述输入端clampl相连；开关S2p的控制端和开关S2n的控制端与所述输入端clamp2相连；DAC的输入控制信号与所述输入端DAC_en相连；电容C5p的另一端与DAC的同相输出端相连；电容C5n的另一端与DAC的反相输出端相连。
[0009]本发明中，所述的数字控制单元(2)由SPI模块，清零信号发生电路和clamp状态机、channell状态机和channel2状态机组成。外部输入时钟信号CLK与清零信号发生电路和上述三个状态机相连；外部输入清零信号RST与清零信号发生电路和clamp状态机相连；清零信号发生电路产生通道I的清零信号RSTl和通道2的清零信号RST2，他们分别与状态机channell和状态机channel2相连。外部输入信号MOSI,CS和SCLK与SPI相连，SPI的输出sdac, sclampl和sclamp2与状态机clamp相连,SPI的输出S1-S7与状态机channell和状态机channel2相连。数字控制单元(2)通过写入SPI寄存器的值实现对前端读出电路(I)中的钳位开关导通时间和ADC采样时间的配置。
[0010]本发明中，所述的离散时间增量型Σ AADC (3)有两个通道，每个通道分别由预调制器，增量型Σ Δ调制器和降采样滤波器组成。预调制器I由6个采样开关组成；预调制器I的第一个米样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连,另一端与增量型Σ Δ调制器I的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deintl相连；预调制器I的第二个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinn相连，另一端与增量型Σ Δ调制器I的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端inti相连；预调制器I的第三个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连，另一端与增量型Σ Δ调制器I的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端postl相连；预调制器I的第四个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinn相连，另一端与增量型Σ Λ调制器I的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deintl相连；预调制器I的第五个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连，另一端与增量型Σ Δ调制器I的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端inti相连；预调制器I的第六个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连，另一端与增量型Σ Δ调制器I的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端postl相连；预调制器2同样由6个选通开关组成；预调制器2的第一个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连，另一端与增量型Σ Δ调制器2的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deint2相连；预调制器2的第二个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinn相连，另一端与增量型Σ Δ调制器2的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端int2相连；预调制器2的第三个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连，另一端与增量型Σ Δ调制器
2的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端post2相连；预调制器2的第四个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinn相连，另一端与增量型Σ Δ调制器2的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deint2相连；预调制器2的第五个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连，另一端与增量型Σ Δ调制器2的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端int2相连；预调制器2的第六个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连，另一端与增量型Σ Δ调制器2的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端post2相连；增量型Σ Δ调制器I的时钟信号CLKl和清零信号RSTl分别与所述的增量型Σ AADC (3)的输入端CLKl和输入端RSTl相连，增量型Σ Δ调制器I的输出端与降采样滤波器I的输入端相连；降采样滤波器I的时钟信号CLKl和清零信号RSTl分别与所述的增量型Σ AADC (3)的输入端CLKl和输入端RSTl相连；增量型Σ Δ调制器2的时钟信号CLK2和清零信号RST2分别与所述的增量型Σ AADC (3)的输入端CLK2和输入端RST2相连，增量型Σ Δ调制器2的输出端与降采样滤波器2的输入端相连；降采样滤波器2的时钟信号CLK2和清零信号RST2分别与所述的增量型Σ AADC (3)的输入端CLK2和输入端RST2相连；降采样滤波器I和降米样滤波器2的输出端与一个二选一的MUX相连，MUX将两路信号合并成一路后从输出端Dout输出。
[0011]本发明中，所述的降采样滤波器I和降采样滤波器2为了实现对带预调制器的增量型Σ △调制器的解调，采用了一个截断系数的梳状滤波器结构。梳状滤波器的系统结构与传统的梳状滤波器结构类似，降采样模块的降采样时钟由内部数字状态机产生非均匀的降采样时钟。
[0012]本发明的基于离散时间增量型Σ AADC的低功耗低噪声的X射线读出系统工作具有高线性度、低读出噪声的优点，与传统分立器件实现的系统相比，减小了体积、重量和功耗，因此本发明应用于天文X射线读出系统中具有较大的优势。
【专利附图】
【附图说明】
[0013]图1是本发明的基于增量型Σ AADC的X射线CXD读出电路的系统框图。
[0014]图2是本发明的基于增量型Σ AADC的X射线C⑶读出系统中的主要信号波形图。
[0015]图3是本发明的带有钳位开关导通时间调节的前端读出电路结构图。
[0016]图4是本发明的数字控制单元的系统框图。
[0017]图5是当Ns=50，Np=238时本发明的用于解调增量型Σ Δ调制器的截断系数的梳状滤波器的时序图。
【具体实施方式】
[0018]以下结合附图和实施例对本发明作进一步说明。
[0019]图1是本发明的基于增量型Σ AADC的X射线C⑶读出电路的系统框图。输入的C⑶信号如图2中所示，主要包括3个部分:复位信号，浮置电平和信号电平，浮置电平和信号电平的差表示这个像素点X射线信号的能量大小。实际的CCD信号上存在时钟馈通、毛刺信号和Ι/f噪声，因此通常使用相关双采样技术对CXD信号进行处理。整个系统由前端读出电路(1)，数字控制单元(2)和增量型SAADC (3)组成。前端读出电路对C⑶读出信号进行放大，数字控制单元通过输出钳位控制信号clampl, clamp2和DAC控制信号DAC_en调节前端输出的信号幅度和直流分量，目的是能够充分利用ADC的输入动态范围。前端电路的输出连接到后面的增量型Σ AADC,由于CCD读出信号最大速率为100kHz，而单通道Σ Λ ADC从采样信号到输出有一个周期延时，因此ADC最快处理速率为50kHz，需要两个通道交替对输入信号采样，输出端通过一个二选一开关合并两个ADC的数据。ADC的采样控制信号和门控时钟由数字控制部分产生，采样控制信号可以避免ADC采样到CCD信号中的时钟馈通毛刺信号。增量型Σ Δ调制器的时钟为数字控制部分所产生的门控时钟，当Σ Δ调制器不采样时，门控时钟不翻转，从而减少了 Σ AADC的数字部分的功耗。数字控制部分的主要组成是SPI模块、清零信号发生电路、clamp状态机、channell状态机和channel2状态机组成，SPI通过外部写入寄存器实现对前端读出电路(I)的钳位开关导通时间和ADC采样时间的配置。
[0020]图2给出了本发明的基于增量型Σ Δ ADC的X射线CXD读出电路中的主要信号波形。数字控制单元的输入是16MHz的时钟和频率为10kHz的清零信号RST。数字控制单元会将RST分频为2个频率为50kHz的清零信号RSTl和RST2作为通道I和通道2的清零信号。deintl, inti和postl为预调制器I的控制选通信号；deint2, int2和post2为预调制器2的控制选通信号。当RSTl出现高电平时，对增量型Σ Δ调制器内部的积分器清零，Σ Δ调制器I开始工作，首先是deintl为高电平有效，相应的控制开关导通，增量型Σ Δ调制器输入级采样前端读出电路的信号(Vinp-Vinn)，第一阶段采样Ns个点，采样窗口长度为Ns个时钟周期；当deintl变为低电平时，门控时钟CLKl不翻转，调制器停止采样，可以避免采样浮置电平和信号电平之间的馈通毛刺信号；当inti为高电平有效时，相应的控制开关导通，增量型Σ Δ调制器输入级采样前端读出电路的信号(Vinn-Vinp)，这样调制器反相采样了信号电平，因此得到的结果为浮置电平和信号电平的差，第二阶段同样是采样Ns个点，采样窗口长度为Ns个时钟周期；最后一个阶段postl为高电平有效，相应的控制开关导通，增量型Σ Δ调制器输入级采样共模电平(Vcom-Vcom=O),调制器采样零信号，这个阶段采样Np个点，通过post阶段可以提高调制器的转换精度。当调制器I还工作在post时，无法对输入信号进行采样，这时就由通道2的增量型Σ Λ ADC对CCD信号的浮置电平和信号电平进行采样，采样过程与通道I相同。每个通道的调制器处理一个像素点需要工作2*NS+NP个时钟周期，其中Ns和Np可以通过SPI来配置。
[0021]图3是本发明中的前端读出电路结构图，主要由两级增益放大器组成，每级增益可以固定，也可以调整。开关Slp，Sin, S2p，S2n，S3p，S3n，S4p，S4n为钳位开关，通过短接运放输入端和输出端来确定运放的直流工作点。钳位开关断开的时间可以通过SPI配置，通过改变钳位结束的时间可以调节前置放大器输出的CCD浮置电平的值，钳位开关控制信号clampl和clamp2的波形图如图2中所不。由于CCD信号本身信号电平总是小于浮置电平，因此ADC量化的值总是一个小于O的信号，ADC正半部分的输入动态范围没有被充分利用。为解决这个问题，需要在第一级放大器和第二级放大器之间，加入DAC的方波输入；DAC的输入控制信号DAC_en波形图如图2中所示，当DAC_en为高电平时DAC输出差分为0V，当DAC_en为低电平时DAC输出为几个不同的可调差分电压值(通过SPI来调节)，如200mV，400mV等。通过调节钳位开关的导通时间可以同时改变浮置电平和信号电平的高度，而DAC会增加信号电平的高度，钳位导通时间调节和DAC的调节共同配合，从而可以使CCD信号电平的动态范围关于O对称。
[0022]图4是本发明的数字控制单元的系统框图。清零信号发生电路可以产生2个通道所需的清零信号；SPI的输出sdac, scalmpl和sclamp2与状态机clamp相连,控制clamp电平结束的时间和DAC_en翻转的时间。状态机clamp的内部是一个计数器，每次在RST为高电平的时候清零并开始计数，sdac, sclampl和sclamp2为DAC_en和clamp电平的高电平的周期数，当计数器的计数值与SPI配置的值相同时改变输出信号的电平。SPI的输出S1-S7与状态机channell和状态机channel2相连，控制ADC通道I和通道2的采样控制信号 RSTI, deintl, inti, postl 和 RST2, deint2, int2, post2 的宽度和开始时刻。
[0023]图5为当Ns=50，Np=138时本发明中的用于解调增量型Σ Δ调制器的截断系数梳状滤波器的时序图，图中T表示外部输入时钟CLK的周期。为了实现对带预调制器的增量型Σ △调制器的解调，采用了一个不对称的梳状滤波器结构，需要对滤波器的部分系数进行截断。传统的梳状滤波器的传输函数可以表示为:
H{z)=⑴
11- z J
这里，M为降采样比，L为梳状滤波器的阶数。比如在取L=5，M=76时，在没有截断之前，这个滤波器的长度可以表示为:
Length - L -(L-?)- 376(2 )
这个滤波器的长度可以分为4段，第一段为预处理阶段，第二阶段采样浮置电平，第三阶段采样信号电平，第四阶段为后处理阶段。第二阶段和第三阶段的长度相等，都等于调制器对浮置电平或信号电平进行过采样的点数久，若设Ns=50，由此计算出预处理阶段和后处理阶段的长度为:
【权利要求】
1.一种基于离散时间增量型Σ ΛADC的X射线读出系统，由前端读出电路(I)、离散时间增量型Σ AADC (2)和数字控制单元(3)组成，其特征在于: 所述的前端读出电路(I)的Vinp输入端、Vinn输入端分别与外部的模拟输入信号Vinp > Vinn相连；其clamp I输入端、clamp2输入端、DAC_en输入端分别与所述的数字控制单兀(2)的clampl输出端、clamp2输出端、DAC_en输出端相连；其Voutp输出端、Voutn输出端分别与所述的离散时间增量型Σ AADC (3)的Vinp输入端、Vinn输入端相连； 所述的数字控制单元(2)的CLK输入端与外部的时钟输入信号CLK相连；其RST输入端与外部的CXD复位同步信号RST相连；其CS输入端、SCLK输入端、MOSI输入端分别与外部的SPI写入信号CS、SCLK、MOSI相连；其CLKl输出端、RSTl输出端、deintl输出端、inti输出端、postl输出端分别与所述的离散时间增量型Σ AADC (3)的CLKl输入端、RSTl输入端、deintl输入端、inti输入端、postl输入端相连；其CLK2输出端、RST2输出端、deint2输出端、int2输出端、post2输出端分别与所述的离散时间增量型Σ AADC (3)的CLK2输入端、RST2输入端、deint2输入端、int2输入端、post2输入端相连； 所述的离散时间增量型Σ Λ ADC(3)的Vcom输入端与外部的模拟共模信号Vcom相连；其输出与Dout输出端相连，输出读出系统的处理结果。
2.根据权利要求1所述的基于离散时间增量型ΣAADC的X射线读出系统，其特征在于: 所述的前端读出电路(I)由两个跨导放大器、8个电容、四个开关和I个DAC组成；其中，电容Clp的一端与所述输入端Vinp相连,另一端与跨导放大器OTAl的同相输入端、开关Slp的一端和电容C2p的一端相连；电容Cln的一端与所述输入端Vinn相连,另一端与跨导放大器OTAl的反相输入端、开关Sln的一端和电容C2n的一端相连；电容C2p的另一端、开关Slp的另一端、电容C3p的一端与跨导放大器OTAl的反相输出端相连；电容C2n的另一端、开关Sln的另一端、电容C3n的一端与跨导放大器OTAl的同相输出端相连；电容C3p的另一端与跨导放大器0TA2的同相输入端、开关S2p的一端、电容C5p的一端和电容C4p的一端相连；电容C3n的另一端与跨导放大器0TA2的反相输入端、开关S2n的一端、电容C5n的一端和电容C4n的一端相连；电容C4p的另一端、开关S2p的另一端、跨导放大器0TA2的反相输出端与所述输出端Voutp相连；电容C4n的另一端、开关S2n的另一端、跨导放大器0TA2的同相输出端与所述输出端Voutn相连；开关Slp的控制端和开关Sln的控制端与所述输入端clampl相连；开关S2p的控制端和开关S2n的控制端与所述输入端clamp2相连；DAC的输入控制信号与所述输入端DAC_en相连；电容C5p的另一端与DAC的同相输出端相连；电容C5n的另一端与DAC的反相输出端相连。
3.根据权利要求1所述的基于离散时间增量型ΣAADC的X射线读出系统，其特征在于: 所述的数字控制单元(2)由SPI模块、清零信号发生电路和clamp状态机、channell状态机和channel2状态机组成；外部输入时钟信号CLK与清零信号发生电路和上述三个状态机相连；外部输入清零信号RST与清零信号发生电路和clamp状态机相连；清零信号发生电路产生通道I的清零信号RSTl和通道2的清零信号RST2，分别与状态机channell和状态机channel2相连；外部输入信号MOS1、CS和SCLK与SPI相连，SPI的输出sdac、sclampl和sclamp2与状态机clamp相连,SPI的输出S1-S7与状态机channell和状态机channel2相连；数字控制单元(2)通过写入SPI寄存器的值实现对前端读出电路(I)中的钳位开关导通时间和ADC米样时间的配置。
4.根据权利要求1所述的基于离散时间增量型Σ AADC的X射线读出系统，其特征在于: 所述的离散时间增量型SAADC (3)有两个通道，每个通道分别由预调制器、增量型Σ Δ调制器和降采样滤波器组成；其中，第一预调制器由6个采样开关组成；第一预调制器的第一个米样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连,另一端与第一增量型Σ Δ调制器的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deintl相连；第一预调制器的第二个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinn相连，另一端与第一增量型Σ Δ调制器的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端inti相连；第一预调制器的第三个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连,另一端与第一增量型Σ Δ调制器的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端postl相连；第一预调制器的第四个采样开关的一端与所述的增量型SAADC (3)的输入端Vinn相连，另一端与第一增量型Σ Λ调制器的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deintl相连；第一预调制器的第五个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连，另一端与第一增量型Σ Δ调制器的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端inti相连；第一预调制器的第六个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连，另一端与第一增量型Σ Δ调制器的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端postl相连；第二预调制器同样由6个选通开关组成；第二预调制器的第一个采样开关的一端与所述的增量型Σ AADCC 3)的输入端Vinp相连，另一端与第二增量型Σ Δ调制器的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deint2相连；第二预调制器的第二个采样开关的一端与所述的增量型Σ Λ ADC(3)的输入端Vinn相连，另一端与第二增量型Σ Δ调制器的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端int2相连；第二预调制器的第三个米样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连,另一端与第二增量型Σ Δ调制器的同相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端post2相连；第二预调制器的第四个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinn相连，另一端与第二增量型Σ Δ调制器的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端deint2相连；第二预调制器的第五个采样开关的一端与所述的增量型Σ AADC (3)的输入端Vinp相连，另一端与第二增量型Σ Δ调制器的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端int2相连；第二预调制器的第六个米样开关的一端与所述的增量型Σ AADC (3)的输入端Vcom相连,另一端与第二增量型Σ Δ调制器的反相输入端相连，它的控制信号与所述的增量型Σ AADC (3)的输入端post2相连；第一增量型Σ Δ调制器的时钟信号CLKl和清零信号RSTl分别与所述的增量型Σ AADC (3)的输入端CLKl和输入端RSTl相连，第一增量型Σ Δ调制器的输出端与第一降采样滤波器的输入端相连；第一降采样滤波器的时钟信号CLKl和清零信号RSTl分别与所述的增量型Σ AADC (3)的输入端CLKl和输入端RSTl相连；第二增量型Σ Λ调制器的时钟信号CLK2和清零信号RST2分别与所述的增量型Σ AADC (3)的输入端CLK2和输入端RST2相连，第二增量型Σ Δ调制器的输出端与第二降采样滤波器的输入端相连；第二降采样滤波器的时钟信号CLK2和清零信号RST2分别与所述的增量型SAADC (3)的输入端CLK2和输入端RST2相连；第一降米样滤波器和第二降米样滤波器的输出端与一个二选一的MUX相连，MUX将两路信号合并成一路后从输出端Dout输出。
5.根据权利要求4所述的基于离散时间增量型Σ AADC的X射线读出系统，其特征在于:所述的第一降采样滤波器和第二降采样滤波器为了实现对带预调制器的增量型Σ Δ调制器的解调，采用一个截断系数的梳状滤波器结构；降采样模块的降采样时钟由内部数字状态机产生非均匀的降采样时钟。
【文档编号】G01T1/20GK104168022SQ201410388116
【公开日】2014年11月26日 申请日期:2014年8月8日 优先权日:2014年8月8日
【发明者】曹骁飞, 王艳朝, 易婷, 洪志良 申请人:复旦大学