Amk编码器的测试装置制造方法
Amk编码器的测试装置制造方法
【专利摘要】AMK编码器的测试装置，第一合并单元（10）设有一个第一输入端（12），一个第二输入端（14）和一个第一输出端（16），第一输出端可输出一个第一合并信号。第二合并单元（20）设有一个第三输入端（22），一个第四输入端（24）和一个第二输出端（26），第二输出端可输出一个第二合并信号。第三合并单元（30）设有一个第五输入端（32），一个第六输入端（34），和一个第三输出端（36），第三输出端可输出一个第三合并信号。示波器（40）可显示第一合并信号、第二合并信号和第三合并信号的幅值、频率和相位关系。
【专利说明】AMK编码器的测试装置【技术领域】
[0001]本实用新型涉及一种编码器的测试装置，尤其涉及一种用于AMK编码器的测试装置。
【背景技术】
[0002]图1显示了一种AMK编码器的结构示意图。如图所示，AMK编码器包括一个齿轮63、一个第一传感器60、一个第二传感器61和一个第三传感器62。其中，第一传感器、第二传感器和第三传感器为霍尔元件，它们的电阻值随着与金属的感应距离的变化而变化，通过检测与其串联的电阻的电压值的变化来判断齿轮的转动。AMK编码器通过GlN和Gll端口输出第一传感器感测的第一感测电压；通过G2N和G21端口输出第二传感器感测的第二感测电压；通过G3N和G31端口输出第三传感器感测的第三感测电压。通过第三感测电压可以判定出齿轮的转速，通过第一感测电压和第二感测电压的相位关系可以判定出参考齿轮的转动方向。
[0003]将AMK编码器安装于AMK伺服电机前，需要测试AMK编码器的输出信号，以判断其能否正常使用。
实用新型内容
[0004]本实用新型 的目的是提供一种AMK编码器的测试装置，以检测AMK编码器的输出信号。
[0005]本实用新型提供了一种AMK编码器的测试装置，包括一个第一合并单元、一个第二合并单元、一个第三合并单元和一个示波器。第一合并单元它设有一个可电性连接于AMK编码器的GlN端口的第一输入端,一个可电性连接于AMK编码器的Gll端口的第二输入端，和一个第一输出端,第一输出端可输出一个代表GlN端口和Gll端口之间电势差的第一合并信号。第二合并单兀设有一个可电性连接于AMK编码器的G2N端口的第三输入端,一个可电性连接于AMK编码器的G21端口的第四输入端,和一个第二输出端,第二输出端可输出一个代表G2N端口和G21端口之间电势差的第二合并信号。第三合并单元设有一个可电性连接于AMK编码器的GON端口的第五输入端，一个可电性连接于AMK编码器的GOl端口的第六输入端，和一个第三输出端，第三输出端可输出一个代表GON端口和GOl端口之间电势差的第三合并信号。示波器包括一个可输入第一合并信号的第一信道、一个可输入第二合并信号的第二信道、和一个可输入第三合并信号的第三信道，示波器可显示第一合并信号、第二合并信号和第三合并信号的幅值、频率和相位关系。
[0006]在AMK编码器的测试装置的再一种示意性的实施方式中，第一合并单元、第二合并单元和第三合并单元为差动放大电路。
[0007]在AMK编码器的测试装置的另一种示意性的实施方式中，第一合并单元包括一个第一运算放大器，它的同相端电性连接于GlN端口，其反相端电性连接于Gll端口，且其输出端电性连接于第一输出端。第二合并单元包括一个第二运算放大器，其同相端电性连接于G2N端口，其反相端电性连接于G21端口，且其输出端电性连接于第二输出端。第三合并单元包括一个第三运算放大器，其同相端电性连接于GON端口，其反相端电性连接于GOl端口，且其输出端电性连接于第三输出端。
[0008]在AMK编码器的测试装置的又一种示意性的实施方式中，第一合并单元设有一个第一可调电阻，其两端分别电性连接于第一运算放大器。第二合并单元设有一个第二可调电阻，其两端分别电性连接于第二运算放大器。第三合并单元设有一个第三可调电阻，其两端分别电性连接于第三运算放大器。
[0009]在AMK编码器的测试装置的又一种示意性的实施方式中，第一运算放大器、第一运算放大器和第三运算放大器的芯片型号为7612DCPA。
[0010]在AMK编码器的测试装置的又一种示意性的实施方式中，第一可调电阻的两端分别电性连接于第一运算放大器的两个BAL管脚。第二可调电阻的两端分别电性连接于第二运算放大器的两个BAL管脚。第三可调电阻的两端分别电性连接于第三运算放大器的两个BAL管脚。
【专利附图】
【附图说明】
[0011]以下附图仅对本实用新型做示意性说明和解释，并不限定本实用新型的范围。
[0012]图1显示了一种AMK编码器的结构示意图。
[0013]图2用于说明AMK编码器的测试装置一种示意性实施方式的结构示意图。
[0014]图3用于说明AMK编码器的测试装置另一种示意性实施方式的结构示意图。
[0015]标号说明
[0016]10第一合并单元
[0017]12第一输入端
[0018]14第二输入端
[0019]16第一输出端
[0020]20第二合并单元
[0021]22第三输入端
[0022]24第四输入端
[0023]26第二输出端
[0024]30第三合并单元
[0025]32第五输入端
[0026]34第六输入端
[0027]36第三输出端
[0028]40示波器
[0029]42第一信道
[0030]44第二信道
[0031]46第三信道。
【具体实施方式】
[0032]为了对实用新型的技术特征、目的和效果有更加清楚的理解，现对照【专利附图】
【附图说明】本实用新型的【具体实施方式】，在各图中相同的标号表示相同的部分。
[0033]在本文中，“示意性”表示“充当实例、例子或说明”，不应将在本文中被描述为“示意性”的任何图示、实施方式解释为一种更优选的或更具优点的技术方案。
[0034]为使图面简洁，各图中的只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。
[0035]在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
[0036]在本文中，“第一”、“第二”等仅用于彼此的区分，而非表示它们的重要程度及顺序
坐寸ο
[0037]在本文中，“电性连接”即表示两个结构之间的直接的连接,还表示两个结构通过其他器件的间接连接。
[0038]图2用于说明AMK编码器的测试装置一种示意性实施方式的结构示意图。如图所示，AMK编码器的测试装置包括一个第一合并单元10、一个第二合并单元20、一个第三合并单元20和一个示波器。
[0039]其中，AMK编码器包括一个第一传感器S1、一个第二传感器S2和一个第三传感器S3。第一传感器SI的感测信号可通过AMK编码器的GlN端口和Gll端口输出；第二传感器S2的感测信号可通过AMK编码器的G2N端口和G21端口输出；第三传感器的感测信号可通过AMK编码器的GON端口和GOl端口输出。
[0040]第一合并单元10设有一个第一输入端12、一个第二输入端14和一个第一输出端16。其中，第一输入端12电性连接于GlN端口，第二输入端14电性连接于Gll端口。第一合并单兀10可将GlN端口输出的信号与Gll端口输出的信号合并为一个第一合并信号VI，且第一合并信号Vl代表GlN端口与Gll端口输出信号的电势差。第一合并信号Vl由第一输出端16输出。如图2所示的示意性实施方式中，第一合并单元10为差动放大电路，该放大电路的第一运算放大器Al的同相端电性连接于GlN端口，第一运算放大器Al的反相端电性连接于Gll端口，且第一运算放大器Al的输出端电性连接于第一输出端16。
[0041]第二合并单元20设有一个第三输入端22、一个第四输入端24和一个第一输出端26。其中，第三输入端22电性连接于G2N端口，第四输入端24电性连接于Gll端口。第二合并单元10可将G2N端口输出的信号与G21端口输出的信号合并为一个第二合并信号V2，且第二合并信号V2代表G2N端口与G21端口输出信号的电势差。第二合并信号V2由第二输出端26输出。如图2所示的示意性实施方式中，第二合并单元20为差动放大电路，该放大电路的第二运算放大器A2的同相端电性连接于G2N端口，第一运算放大器A2的反相端电性连接于G21端口，且第二运算放大器A2的输出端电性连接于第二输出端26。
[0042]第三合并单兀30设有一个第五输入端32、一个第六输入端34和一个第三输出端36。其中，第五输入端32电性连接于GON端口，第六输入端34电性连接于GOl端口。第三合并单元30可将GON端口输出的信号与GOl端口输出的信号合并为一个第三合并信号V2，且第三合并信号V3代表GON端口与GOI端口输出信号的电势差。第三合并信号V3由第三输出端36输出。如图2所示的示意性实施方式中，第三合并单元30为差动放大电路，该放大电路的第三运算放大器A3的同相端电性连接于GON端口，第三运算放大器A3的反相端电性连接于GOl端口，且第三运算放大器A3的输出端电性连接于第三输出端36。[0043]示波器40包括一个第一信道42、一个第二信道44和一个第三信道46。第一输出端16输出的第一合并信号Vl可输入至第一信道42,第二输出端26输出的第二合并信号V2可输入至第二信道44，且第三输出端36输出的第三合并信号V3可输入至第三信道46。示波器40可现实第一合并信号V1、第二合并信号V2和第三合并信号V3的幅值、频率和相位关系。
[0044]通过示波器40中第一合并信号Vl和第二合并信号V2的相位关系，可以判定出AMK编码器中齿轮的旋转方向。通过第三合并信号V3的频率可判断出AMK编码器中齿轮的转速。另外，通过第一合并信号V1、第二合并信号V2和第三合并信号V3的幅值可以判定出AMK编码器输出信号的大小。由此可以实现AMK编码器的测试，且整个测试装置的结构简单，测试结果可靠。
[0045]图3用于说明AMK编码器的测试装置另一种示意性实施方式的结构示意图，图中于图2相同的结构在此不再赘述。如图3所示，第一合并单元10、第二合并单元20和第三合并单元30中，第一运算放大器Al、第二运算放大器A2和第三运算放大器A3为集成电路芯片7612DCPA，其生产厂商为INTERSIL。芯片7612DCPA的具体参数和管脚定义可参见其使用介绍(datasheet),在此不再赘述。
[0046]如图3所示，第一合并单元10包括一个第一可调电阻R1，第一可调电阻Rl的两端分别电性连接于第一运算放大器Al的两个BAL管脚。第二合并单元20包括一个第二可调电阻R2，第二可调电阻R2的两端分别电性连接于第二运算放大器A2的两个BAL管脚。第三合并单元30包括一个第三可调电阻R3，第三可调电阻R3的两端分别电性连接于第三运算放大器A3的两个BAL管脚。以第一合并单元为例，由于第一合并单元的差动放大电路中设置的电阻精度会影响第一运算放大器Al的放大精度，可以通过第一可调电阻Rl电阻的调节来补偿电阻精度带给第一运算放大器Al放大精度的影响。第二合并单元20和第三合并单元中，第二可调电阻R2和第三可调电阻R3的工作原理与第一可调电阻Rl的相同，在此不再赘述。
[0047]应当理解，虽然本说明书是按照各个实施例描述的，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
[0048]上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施例的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方案或变更，如特征的组合、分割或重复，均应包含在本实用新型的保护范围之内。
【权利要求】
1.AMK编码器的测试装置，其特征在于，包括: 一个第一合并单元(10)，设有一个可电性连接于所述AMK编码器的GlN端口的第一输入端(12)，一个可电性连接于所述AMK编码器的Gll端口的第二输入端(14)，和一个第一输出端(16),所述第一输出端(16)可输出一个代表所述GlN端口和所述Gll端口之间电势差的第一合并信号(Vl)； 一个第二合并单元(20)，设有一个可电性连接于所述AMK编码器的G2N端口的第三输入端(22)，一个可电性连接于所述AMK编码器的G21端口的第四输入端(24)，和一个第二输出端(26 )，所述第二输出端(26 )可输出一个代表所述G2N端口和所述G21端口之间电势差的第二合并信号(V2); 一个第三合并单元(30)，设有一个可电性连接于所述AMK编码器的GON端口的第五输入端(32)，一个可电性连接于所述AMK编码器的GOl端口的第六输入端(34)，和一个第三输出端(36 )，所述第三输出端(36 )可输出一个代表所述GON端口和所述GOI端口之间电势差的第三合并信号(V3); 一个示波器(40)，包括一个可输入所述第一合并信号(Vl)的第一信道(42)、一个可输入所述第二合并信号(V2)的第二信道(44)、和一个可输入所述第三合并信号(V3)的第三信道(46)，所述示波器(40)可显示所述第一合并信号(VI)、所述第二合并信号(V2)和所述第三合并信号(V3)的幅值、频率和相位关系。
2.如权利要求1所述的AMK编码器的测试装置，其中所述第一合并单元(10)、所述第二合并单元(20)和所述第三合并单元(30)为差动放大电路。
3.如权利要求2所述的AMK编码器的测试装置，其中所述第一合并单元(10)包括一个第一运算放大器(Al)，其同相端电性连接于所述GlN端口，其反相端电性连接于所述Gll端口，且它的输出端电性连接于所述第一输出端(12)； 所述第二合并单元(20)包括一个第二运算放大器(A2)，其同相端电性连接于所述G2N端口，其反相端电性连接于所述G21端口，且它的输出端电性连接于所述第二输出端(22)； 所述第三合并单元(30)包括一个第三运算放大器(A3)，其同相端电性连接于所述GON端口，其反相端电性连接于所述GOI端口，且它的输出端电性连接于所述第三输出端(32 )。
4.如权利要求3所述的AMK编码器的测试装置，其中所述第一合并单元(10)设有一个第一可调电阻(Rl)，其两端分别电性连接于所述第一运算放大器(Al)； 所述第二合并单元(20)设有一个第二可调电阻(R2)，其两端分别电性连接于所述第二运算放大器(A2); 所述第三合并单元(30)设有一个第三可调电阻(R3)，其两端分别电性连接于所述第三运算放大器(A3)。
5.如权利要求4所述的AMK编码器的测试装置，其中所述第一运算放大器(Al)、所述第一运算放大器(A2)和所述第三运算放大器(A3)的芯片型号为7612DCPA。
6.如权利要求5所述的AMK编码器的测试装置，其中所述第一可调电阻(Rl)两端分别电性连接于所述第一运算放大器(Al)的两个BAL管脚； 所述第二可调电阻(R2)两端分别电性连接于所述第二运算放大器(A2)的两个BAL管脚；所述第三可调电阻(R3)两端分别电性连接于所述第三运算放大器(A3)的两个BAL管脚。
【文档编号】G01D18/00GK203744999SQ201420043912
【公开日】2014年7月30日 申请日期:2014年1月23日 优先权日:2014年1月23日
【发明者】邹宏远 申请人:西门子工厂自动化工程有限公司
【专利摘要】AMK编码器的测试装置，第一合并单元（10）设有一个第一输入端（12），一个第二输入端（14）和一个第一输出端（16），第一输出端可输出一个第一合并信号。第二合并单元（20）设有一个第三输入端（22），一个第四输入端（24）和一个第二输出端（26），第二输出端可输出一个第二合并信号。第三合并单元（30）设有一个第五输入端（32），一个第六输入端（34），和一个第三输出端（36），第三输出端可输出一个第三合并信号。示波器（40）可显示第一合并信号、第二合并信号和第三合并信号的幅值、频率和相位关系。
【专利说明】AMK编码器的测试装置【技术领域】
[0001]本实用新型涉及一种编码器的测试装置，尤其涉及一种用于AMK编码器的测试装置。
【背景技术】
[0002]图1显示了一种AMK编码器的结构示意图。如图所示，AMK编码器包括一个齿轮63、一个第一传感器60、一个第二传感器61和一个第三传感器62。其中，第一传感器、第二传感器和第三传感器为霍尔元件，它们的电阻值随着与金属的感应距离的变化而变化，通过检测与其串联的电阻的电压值的变化来判断齿轮的转动。AMK编码器通过GlN和Gll端口输出第一传感器感测的第一感测电压；通过G2N和G21端口输出第二传感器感测的第二感测电压；通过G3N和G31端口输出第三传感器感测的第三感测电压。通过第三感测电压可以判定出齿轮的转速，通过第一感测电压和第二感测电压的相位关系可以判定出参考齿轮的转动方向。
[0003]将AMK编码器安装于AMK伺服电机前，需要测试AMK编码器的输出信号，以判断其能否正常使用。
实用新型内容
[0004]本实用新型 的目的是提供一种AMK编码器的测试装置，以检测AMK编码器的输出信号。
[0005]本实用新型提供了一种AMK编码器的测试装置，包括一个第一合并单元、一个第二合并单元、一个第三合并单元和一个示波器。第一合并单元它设有一个可电性连接于AMK编码器的GlN端口的第一输入端,一个可电性连接于AMK编码器的Gll端口的第二输入端，和一个第一输出端,第一输出端可输出一个代表GlN端口和Gll端口之间电势差的第一合并信号。第二合并单兀设有一个可电性连接于AMK编码器的G2N端口的第三输入端,一个可电性连接于AMK编码器的G21端口的第四输入端,和一个第二输出端,第二输出端可输出一个代表G2N端口和G21端口之间电势差的第二合并信号。第三合并单元设有一个可电性连接于AMK编码器的GON端口的第五输入端，一个可电性连接于AMK编码器的GOl端口的第六输入端，和一个第三输出端，第三输出端可输出一个代表GON端口和GOl端口之间电势差的第三合并信号。示波器包括一个可输入第一合并信号的第一信道、一个可输入第二合并信号的第二信道、和一个可输入第三合并信号的第三信道，示波器可显示第一合并信号、第二合并信号和第三合并信号的幅值、频率和相位关系。
[0006]在AMK编码器的测试装置的再一种示意性的实施方式中，第一合并单元、第二合并单元和第三合并单元为差动放大电路。
[0007]在AMK编码器的测试装置的另一种示意性的实施方式中，第一合并单元包括一个第一运算放大器，它的同相端电性连接于GlN端口，其反相端电性连接于Gll端口，且其输出端电性连接于第一输出端。第二合并单元包括一个第二运算放大器，其同相端电性连接于G2N端口，其反相端电性连接于G21端口，且其输出端电性连接于第二输出端。第三合并单元包括一个第三运算放大器，其同相端电性连接于GON端口，其反相端电性连接于GOl端口，且其输出端电性连接于第三输出端。
[0008]在AMK编码器的测试装置的又一种示意性的实施方式中，第一合并单元设有一个第一可调电阻，其两端分别电性连接于第一运算放大器。第二合并单元设有一个第二可调电阻，其两端分别电性连接于第二运算放大器。第三合并单元设有一个第三可调电阻，其两端分别电性连接于第三运算放大器。
[0009]在AMK编码器的测试装置的又一种示意性的实施方式中，第一运算放大器、第一运算放大器和第三运算放大器的芯片型号为7612DCPA。
[0010]在AMK编码器的测试装置的又一种示意性的实施方式中，第一可调电阻的两端分别电性连接于第一运算放大器的两个BAL管脚。第二可调电阻的两端分别电性连接于第二运算放大器的两个BAL管脚。第三可调电阻的两端分别电性连接于第三运算放大器的两个BAL管脚。
【专利附图】
【附图说明】
[0011]以下附图仅对本实用新型做示意性说明和解释，并不限定本实用新型的范围。
[0012]图1显示了一种AMK编码器的结构示意图。
[0013]图2用于说明AMK编码器的测试装置一种示意性实施方式的结构示意图。
[0014]图3用于说明AMK编码器的测试装置另一种示意性实施方式的结构示意图。
[0015]标号说明
[0016]10第一合并单元
[0017]12第一输入端
[0018]14第二输入端
[0019]16第一输出端
[0020]20第二合并单元
[0021]22第三输入端
[0022]24第四输入端
[0023]26第二输出端
[0024]30第三合并单元
[0025]32第五输入端
[0026]34第六输入端
[0027]36第三输出端
[0028]40示波器
[0029]42第一信道
[0030]44第二信道
[0031]46第三信道。
【具体实施方式】
[0032]为了对实用新型的技术特征、目的和效果有更加清楚的理解，现对照【专利附图】
【附图说明】本实用新型的【具体实施方式】，在各图中相同的标号表示相同的部分。
[0033]在本文中，“示意性”表示“充当实例、例子或说明”，不应将在本文中被描述为“示意性”的任何图示、实施方式解释为一种更优选的或更具优点的技术方案。
[0034]为使图面简洁，各图中的只示意性地表示出了与本实用新型相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。
[0035]在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
[0036]在本文中，“第一”、“第二”等仅用于彼此的区分，而非表示它们的重要程度及顺序
坐寸ο
[0037]在本文中，“电性连接”即表示两个结构之间的直接的连接,还表示两个结构通过其他器件的间接连接。
[0038]图2用于说明AMK编码器的测试装置一种示意性实施方式的结构示意图。如图所示，AMK编码器的测试装置包括一个第一合并单元10、一个第二合并单元20、一个第三合并单元20和一个示波器。
[0039]其中，AMK编码器包括一个第一传感器S1、一个第二传感器S2和一个第三传感器S3。第一传感器SI的感测信号可通过AMK编码器的GlN端口和Gll端口输出；第二传感器S2的感测信号可通过AMK编码器的G2N端口和G21端口输出；第三传感器的感测信号可通过AMK编码器的GON端口和GOl端口输出。
[0040]第一合并单元10设有一个第一输入端12、一个第二输入端14和一个第一输出端16。其中，第一输入端12电性连接于GlN端口，第二输入端14电性连接于Gll端口。第一合并单兀10可将GlN端口输出的信号与Gll端口输出的信号合并为一个第一合并信号VI，且第一合并信号Vl代表GlN端口与Gll端口输出信号的电势差。第一合并信号Vl由第一输出端16输出。如图2所示的示意性实施方式中，第一合并单元10为差动放大电路，该放大电路的第一运算放大器Al的同相端电性连接于GlN端口，第一运算放大器Al的反相端电性连接于Gll端口，且第一运算放大器Al的输出端电性连接于第一输出端16。
[0041]第二合并单元20设有一个第三输入端22、一个第四输入端24和一个第一输出端26。其中，第三输入端22电性连接于G2N端口，第四输入端24电性连接于Gll端口。第二合并单元10可将G2N端口输出的信号与G21端口输出的信号合并为一个第二合并信号V2，且第二合并信号V2代表G2N端口与G21端口输出信号的电势差。第二合并信号V2由第二输出端26输出。如图2所示的示意性实施方式中，第二合并单元20为差动放大电路，该放大电路的第二运算放大器A2的同相端电性连接于G2N端口，第一运算放大器A2的反相端电性连接于G21端口，且第二运算放大器A2的输出端电性连接于第二输出端26。
[0042]第三合并单兀30设有一个第五输入端32、一个第六输入端34和一个第三输出端36。其中，第五输入端32电性连接于GON端口，第六输入端34电性连接于GOl端口。第三合并单元30可将GON端口输出的信号与GOl端口输出的信号合并为一个第三合并信号V2，且第三合并信号V3代表GON端口与GOI端口输出信号的电势差。第三合并信号V3由第三输出端36输出。如图2所示的示意性实施方式中，第三合并单元30为差动放大电路，该放大电路的第三运算放大器A3的同相端电性连接于GON端口，第三运算放大器A3的反相端电性连接于GOl端口，且第三运算放大器A3的输出端电性连接于第三输出端36。[0043]示波器40包括一个第一信道42、一个第二信道44和一个第三信道46。第一输出端16输出的第一合并信号Vl可输入至第一信道42,第二输出端26输出的第二合并信号V2可输入至第二信道44，且第三输出端36输出的第三合并信号V3可输入至第三信道46。示波器40可现实第一合并信号V1、第二合并信号V2和第三合并信号V3的幅值、频率和相位关系。
[0044]通过示波器40中第一合并信号Vl和第二合并信号V2的相位关系，可以判定出AMK编码器中齿轮的旋转方向。通过第三合并信号V3的频率可判断出AMK编码器中齿轮的转速。另外，通过第一合并信号V1、第二合并信号V2和第三合并信号V3的幅值可以判定出AMK编码器输出信号的大小。由此可以实现AMK编码器的测试，且整个测试装置的结构简单，测试结果可靠。
[0045]图3用于说明AMK编码器的测试装置另一种示意性实施方式的结构示意图，图中于图2相同的结构在此不再赘述。如图3所示，第一合并单元10、第二合并单元20和第三合并单元30中，第一运算放大器Al、第二运算放大器A2和第三运算放大器A3为集成电路芯片7612DCPA，其生产厂商为INTERSIL。芯片7612DCPA的具体参数和管脚定义可参见其使用介绍(datasheet),在此不再赘述。
[0046]如图3所示，第一合并单元10包括一个第一可调电阻R1，第一可调电阻Rl的两端分别电性连接于第一运算放大器Al的两个BAL管脚。第二合并单元20包括一个第二可调电阻R2，第二可调电阻R2的两端分别电性连接于第二运算放大器A2的两个BAL管脚。第三合并单元30包括一个第三可调电阻R3，第三可调电阻R3的两端分别电性连接于第三运算放大器A3的两个BAL管脚。以第一合并单元为例，由于第一合并单元的差动放大电路中设置的电阻精度会影响第一运算放大器Al的放大精度，可以通过第一可调电阻Rl电阻的调节来补偿电阻精度带给第一运算放大器Al放大精度的影响。第二合并单元20和第三合并单元中，第二可调电阻R2和第三可调电阻R3的工作原理与第一可调电阻Rl的相同，在此不再赘述。
[0047]应当理解，虽然本说明书是按照各个实施例描述的，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
[0048]上文所列出的一系列的详细说明仅仅是针对本实用新型的可行性实施例的具体说明，它们并非用以限制本实用新型的保护范围，凡未脱离本实用新型技艺精神所作的等效实施方案或变更，如特征的组合、分割或重复，均应包含在本实用新型的保护范围之内。
【权利要求】
1.AMK编码器的测试装置，其特征在于，包括: 一个第一合并单元(10)，设有一个可电性连接于所述AMK编码器的GlN端口的第一输入端(12)，一个可电性连接于所述AMK编码器的Gll端口的第二输入端(14)，和一个第一输出端(16),所述第一输出端(16)可输出一个代表所述GlN端口和所述Gll端口之间电势差的第一合并信号(Vl)； 一个第二合并单元(20)，设有一个可电性连接于所述AMK编码器的G2N端口的第三输入端(22)，一个可电性连接于所述AMK编码器的G21端口的第四输入端(24)，和一个第二输出端(26 )，所述第二输出端(26 )可输出一个代表所述G2N端口和所述G21端口之间电势差的第二合并信号(V2); 一个第三合并单元(30)，设有一个可电性连接于所述AMK编码器的GON端口的第五输入端(32)，一个可电性连接于所述AMK编码器的GOl端口的第六输入端(34)，和一个第三输出端(36 )，所述第三输出端(36 )可输出一个代表所述GON端口和所述GOI端口之间电势差的第三合并信号(V3); 一个示波器(40)，包括一个可输入所述第一合并信号(Vl)的第一信道(42)、一个可输入所述第二合并信号(V2)的第二信道(44)、和一个可输入所述第三合并信号(V3)的第三信道(46)，所述示波器(40)可显示所述第一合并信号(VI)、所述第二合并信号(V2)和所述第三合并信号(V3)的幅值、频率和相位关系。
2.如权利要求1所述的AMK编码器的测试装置，其中所述第一合并单元(10)、所述第二合并单元(20)和所述第三合并单元(30)为差动放大电路。
3.如权利要求2所述的AMK编码器的测试装置，其中所述第一合并单元(10)包括一个第一运算放大器(Al)，其同相端电性连接于所述GlN端口，其反相端电性连接于所述Gll端口，且它的输出端电性连接于所述第一输出端(12)； 所述第二合并单元(20)包括一个第二运算放大器(A2)，其同相端电性连接于所述G2N端口，其反相端电性连接于所述G21端口，且它的输出端电性连接于所述第二输出端(22)； 所述第三合并单元(30)包括一个第三运算放大器(A3)，其同相端电性连接于所述GON端口，其反相端电性连接于所述GOI端口，且它的输出端电性连接于所述第三输出端(32 )。
4.如权利要求3所述的AMK编码器的测试装置，其中所述第一合并单元(10)设有一个第一可调电阻(Rl)，其两端分别电性连接于所述第一运算放大器(Al)； 所述第二合并单元(20)设有一个第二可调电阻(R2)，其两端分别电性连接于所述第二运算放大器(A2); 所述第三合并单元(30)设有一个第三可调电阻(R3)，其两端分别电性连接于所述第三运算放大器(A3)。
5.如权利要求4所述的AMK编码器的测试装置，其中所述第一运算放大器(Al)、所述第一运算放大器(A2)和所述第三运算放大器(A3)的芯片型号为7612DCPA。
6.如权利要求5所述的AMK编码器的测试装置，其中所述第一可调电阻(Rl)两端分别电性连接于所述第一运算放大器(Al)的两个BAL管脚； 所述第二可调电阻(R2)两端分别电性连接于所述第二运算放大器(A2)的两个BAL管脚；所述第三可调电阻(R3)两端分别电性连接于所述第三运算放大器(A3)的两个BAL管脚。
【文档编号】G01D18/00GK203744999SQ201420043912
【公开日】2014年7月30日 申请日期:2014年1月23日 优先权日:2014年1月23日
【发明者】邹宏远 申请人:西门子工厂自动化工程有限公司
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