本发明涉及芯片测试，具体涉及一种内部信号可调的芯片修调测试电路。
背景技术：
1、现有技术中的芯片修调测试电路通常需要将多个输入信号分别接入测试模块选择电路和修调信号发生电路中，首先，测试模块选择电路根据输入信号选择相应的测试模块，之后，修调信号发生电路根据输入信号产生相应测试模块所需要的修调信号，最后，相应测试模块根据修调信号对其内部修调电路中相应的修调熔丝进行“烧熔丝”处理，从而完成芯片的修调测试；但是，不同功率等级的芯片内部的修调熔丝的功率等级也不同，而现有技术中的修调信号发生电路产生的修调信号均为固定值，因此，当修调熔丝的功率等级较低时，会增大芯片修调测试电路的能耗，当修调熔丝的功率等级较高时，会延长对修调熔丝进行“烧熔丝”处理所需的时间，从而大大增加修调测试的时间；
2、因此，现有技术中的芯片修调测试电路需要外接多个输入信号，并且需要进行多个步骤的操作才能完成修调测试，同时，现有技术中的芯片修调测试电路的内部信号无法根据芯片功率等级进行适应性调整，因此，现有技术中的芯片修调测试电路操作费时费力且适应性差，亟需改进。
技术实现思路
1、有鉴于此，本发明实施例提供一种内部信号可调的芯片修调测试电路，以解决现有技术中芯片修调测试电路需要外接多个输入信号导致操作费时费力的技术问题。
2、本发明实施例提供的技术方案如下：
3、本发明实施例第一方面提供一种内部信号可调的芯片修调测试电路，包括：
4、测试模块选择电路，其第一端接收输入信号，其第二端连接外部电源，其第三端接地，其多个第四端连接多个测试模块，其用于根据所述输入信号向多个测试模块中的相应测试模块输出高电平的选择信号；
5、逻辑信号发生电路，其第一端接收所述输入信号，其第二端连接外部电源，其第三端接地，其多个第四端连接多个测试模块，其用于根据所述输入信号向多个测试模块中的相应测试模块输出修调信号；
6、多个测试模块，用于当其中的相应测试模块接收到所述高电平的选择信号和所述修调信号时，产生内部信号对修调熔丝进行处理。
7、在一种可选地实施方式中，所述输入信号包括顺序相连的第一波形信号和第二波形信号，所述第一波形信号和第二波形信号中包括多个高电平持续时间变化的方波信号。
8、在一种可选地实施方式中，所述测试模块选择电路包括：第一电压产生电路、第一触发电路以及选择信号转换电路；
9、所述第一电压产生电路，其第一端接收输入信号，其第二端接地，其第三端连接外部电源，其第四端连接所述第一触发电路的第一端，第五端连接所述第一触发电路的第二端；所述第一电压产生电路用于根据所述输入信号使其内部的第一电容进行充放电，产生包括多个方波信号的第一电压信号，所述第一电容的第一时间常数和输入信号中方波信号的高电平持续时间不同；
10、所述第一触发电路，其第三端接地，其多个第四端分别连接所述选择信号转换电路的多个输入端，所述第一触发电路用于根据所述输入信号和第一电压信号产生包括高低电平组合的第一触发信号；
11、所述选择信号转换电路，其多个输出端分别连接多个测试模块，所述选择信号转换电路用于根据所述第一触发信号向多个测试模块中的相应测试模块输出选择信号。
12、在一种可选地实施方式中，所述第一电压产生电路包括第一开关管、第二开关管、第一反相器、第一电容和第一电阻；所述第一触发电路包括第三开关管、多个级联的d触发器和锁定d触发器；
13、所述第一反相器的输入端接收所述输入信号，所述第一反相器的输出端连接所述第一开关管的第一端和所述第二开关管的第一端，所述第一开关管的第二端连接外部电源，所述第一开关管的第三端连接第一电阻的一端，所述第一电阻的另一端连接所述第二开关管的第二端、所述第一电容的一端以及多个级联的d触发器中第一个d触发器的输入端，所述第二开关管的第三端连接所述第一电容的另一端并接地；
14、多个级联的d触发器中后一个d触发器的输入端连接前一个d触发器的同相输出端，多个级联的d触发器中每个d触发器的同相输出端连接选择信号转换电路，多个级联的d触发器的时钟端连接所述锁定d触发器的时钟端、所述第一反相器的输出端以及所述第三开关管的第一端，所述锁定d触发器的输入端连接多个级联的d触发器中最后一个d触发器的同相输出端，所述锁定d触发器的输出端连接所述第三开关管的第二端，所述第三开关管的第三端接地。
15、在一种可选地实施方式中，每个测试模块包括多个烧熔丝电路，所述逻辑信号发生电路包括第二电压产生电路、第三电压产生电路和第二触发电路；
16、所述第二电压产生电路，其第一端接收输入信号，其第二端连接外部电源，其第三端接地，其第四端连接所述第三电压产生电路的第一端，其第五端连接所述第二触发电路的第一端，所述第二电压产生电路用于根据所述输入信号使其内部的第二电容进行充放电，产生包括多个方波信号的第二电压信号；
17、所述第三电压产生电路，其第二端连接外部电源，其第三端接地，其第四端连接所述第二触发电路的第二端，所述第三电压产生电路用于根据所述输入信号使其内部的第三电容进行充放电，产生包括多个方波信号的第三电压信号，所述第二电容的第二时间常数、第三电容的第三时间常数以及输入信号中方波信号的高电平持续时间均不相同；
18、所述第二触发电路，其多个第三端分别连接每个测试模块中的相应烧熔丝电路，所述第二触发电路用于根据所述第二电压信号和第三电压信号输出多个修调信号，每个修调信号输入至每个测试模块的相应烧熔丝电路中。
19、在一种可选地实施方式中，所述第二电压产生电路包括第四开关管、第五开关管、第四反相器、第二电阻和第二电容，所述第三电压产生电路包括第六开关管、第七开关管、第三电阻和第三电容，第二触发电路包括第七反相器和多个级联的d触发器；
20、所述第四反相器的输入端接收所述输入信号，所述第四反相器的输出端连接所述第四开关管的第一端、所述第五开关管的第一端、所述第六开关管的第一端以及所述第七开关管的第一端，所述第四开关管的第二端连接外部电源，所述第四开关管的第三端连接所述第二电阻的一端，所述第二电阻的另一端连接所述第五开关管的第二端、所述第二电容的一端以及多个级联的d触发器中第一个d触发器的输入端，所述第五开关管的第三端连接所述第二电容的另一端并接地；
21、所述第六开关管的第二端连接外部电源，所述第六开关管的第三端连接所述第三电阻的一端，所述第三电阻的另一端连接所述第七开关管的第二端、所述第三电容的第一端以及所述第七反相器的输入端，所述第七开关管的第三端连接所述第三电容的另一端并接地；
22、所述第七反相器的输出端连接多个级联的d触发器中每个d触发器的时钟端，多个级联的d触发器中后一个d触发器的输入端连接前一个d触发器的同相输出端，多个级联的d触发器中每个d触发器的同相输出端连接每个测试模块中的相应烧熔丝电路。
23、在一种可选地实施方式中，该芯片修调测试电路还包括：
24、时间信号调节电路，其第一端接收输入信号，其第二端连接所述第二电压产生电路的第四端，其第三端接地，其第四端连接外部电源，其第五端连接所述第二电压产生电路的第五端，所述时间信号调节电路用于根据所述输入信号和第二电压信号产生修调信号持续高电平的时间信号，所述时间信号和芯片功率等级匹配；
25、每个测试模块还包括和每个烧熔丝电路对应连接的与门，当所述与门接收到所述高电平的选择信号、所述修调信号以及时间信号时向对应连接的烧熔丝电路输出内部信号，以使所述烧熔丝电路对修调熔丝进行处理。
26、在一种可选地实施方式中，所述时间信号调节电路包括第一开关、第二开关、第三开关、第四开关、第八反相器、第九反相器、第十反相器、第十一反相器、第一或非门和第二或非门；
27、所述第一开关的正控制端、所述第二开关的负控制端、所述第三开关的负控制端以及所述第四开关的正控制端接收所述输入信号，所述第一开关的负控制端和所述第四开关的负控制端接地，所述第二开关的正控制端和所述第三开关的正控制端连接外部电源，所述第一开关的第一端连接所述第二电压产生电路的第五端，所述第一开关的第二端连接所述第八反相器的输入端以及所述第三开关的第一端；
28、所述第三开关的第二端连接所述第二或非门的输出端，所述第八反相器的输出端连接所述第二开关的第一端以及所述第二或非门的第一输入端，所述第二开关的第二端连接所述第一或非门的第一输入端、所述第九反相器的输入端以及所述第四开关的第一端，所述第四开关的第二端连接所述第十一反相器的输出端，所述第十一反相器的输入端连接所述第一或非门的输出端，所述第十反相器的输入端连接所述第二电压产生电路的第四端，所述第十反相器的输出端连接所述第一或非门的第二输入端以及所述第二或非门的第二输入端，所述第九反相器的输出端连接每个测试模块中的每个与门。
29、在一种可选地实施方式中，所述第一波形信号包括第一预设个数的方波信号，所述第一触发电路中级联的d触发器的数量根据测试模块的数量设置，所述第一预设个数和所述第一触发电路中d触发器的数量相同，所述第一波形信号中第一个方波信号的高电平持续时间大于所述第一时间常数。
30、在一种可选地实施方式中，所述选择信号转换电路根据第一触发信号中高低电平组合调节输出至各个测试模块的选择信号的高低，且每种高低电平的组合仅能使得一个测试模块的选择信号为高电平，其余均为低电平；
31、高低电平的组合根据所述第一波形信号中从第二个方波信号开始的方波信号处于高电平的时间进行调节，当第二个方波信号处于高电平的时间大于所述第一时间常数，所述第一触发电路中级联的d触发器的最后一个d触发器的输出被调节为高电平；当第二个方波信号处于高电平的时间小于所述第一时间常数，则被调节为低电平；当第一波形信号中最后一个方波信号处于高电平的时间大于所述第一时间常数，所述第一触发电路中级联的d触发器的第一个d触发器的输出被调节为高电平，当第一波形信号中最后一个方波信号处于高电平的时间小于所述第一时间常数，则被调节为低电平。
32、在一种可选地实施方式中，所述第二波形信号包括第二预设个数的方波信号，所述第二预设个数的方波信号的高电平持续时间大于所述第三时间常数，所述第二预设个数、所述第二触发电路中多个级联的d触发器的数量以及每个测试模块中烧熔丝电路的数量相同。
33、在一种可选地实施方式中，所述第二触发电路中多个级联的d触发器输出电平的高低基于待工作的烧熔丝电路确定，所述第二触发电路中多个级联的d触发器输出电平的高低由第二预设个数的方波信号处于高电平的时间调节；
34、当所述第二波形信号中第一个方波信号处于高电平的时间大于所述第二时间常数时，多个级联的d触发器中最后一个d触发器输出高电平，当所述第二波形信号中第一个方波信号处于高电平的时间大于所述第三时间常数，且小于所述第二时间常数时，最后一个d触发器输出低电平；
35、当所述第二波形信号中最后一个方波信号处于高电平的时间大于所述第二时间常数时，多个级联的d触发器中第一个d触发器输出高电平，当所述第二波形信号中第一个方波信号处于高电平的时间大于所述第三时间常数，且小于所述第二时间常数时，第一个d触发器输出低电平。
36、在一种可选地实施方式中，所述第二波形信号还包括第三预设个数的第一类型方波信号，所述第一类型方波信号为高电平持续时间小于所述第三时间常数的方波信号，所述第二预设个数的方波信号中包括第四预设个数的第二类型方波信号，所述第二类型方波信号为高电平持续时间大于所述第二时间常数的方波信号，所述第三预设个数和所述第四预设个数相等；各个所述第二类型方波信号分别与一个所述第一类型方波信号顺序连接；
37、所述时间信号调节电路输出的时间信号处于高电平的时间由所述第二类型方波信号的下降沿至与其顺序相连的所述第一类型方波信号的上升沿之间的时间确定。
38、本发明技术方案，具有如下优点：
39、本发明实施例提供的内部信号可调的芯片修调测试电路，设置测试模块选择电路和逻辑信号发生电路，通过其第一端接收到一个输入信号后，即可输出选择信号和修调信号控制相应测试模块工作，测试模块产生内部信号对修调熔丝进行处理，从而降低芯片修调测试电路的操作难度，简化芯片修调测试电路的操作流程。
40、本发明实施例提供的内部信号可调的芯片修调测试电路，根据芯片功率等级，通过一个输入端，接入一个合适的输入信号后，即可得到与芯片功率等级匹配的内部信号，并根据该与芯片功率等级匹配的内部信号对修调熔丝进行处理，实现测试模块的选择和电路的修调，从而大大提高芯片修调测试电路的适应性，兼顾芯片修调测试电路的能耗和修调测试的时间，降低芯片修调测试电路的操作难度，简化芯片修调测试电路的操作流程。