专利名称:电平指示器的制作方法
本发明涉及电平指示器。该电平指示器指示模拟信号的采样值的瞬时值和极大值之间比值的分贝数。这些值以具有第1组位数的二进制码数字信号方式给出。这种电平指示器包括一个转换器，对每一个数字信号，该转换器输出一个驱动信号到带有显示器的读出装置中去。
这种用来指示一个数字信号的大小的电平指示器。可用来例如，在数字式音频记录仪和袖珍唱片的数字控制装置中校准记录电平。
从美国专利目录3，952，247中可得到这样的电平指示器。在这种电平指示器中，模拟信号采样值输入到一个并行模/数转换器内，将模拟信号变换成数字信号，这一并行码又输入到译码器，而译码器的输出和发光二极管组成的显示元件的驱动电路相连接。用分贝数表示的信号瞬时值和极大值的比可从这些二极管旁的刻度读出。对于数字信号的每一个值，译码器在一适当的输出端产生一个信号，该信号进一步通过驱动电路驱动一列与数字信号幅值相对应的显示元件。为了更易于识别信号强度内的窄峰值，驱动电路具有延长窄峰值显示时间的装置。
这种已知的电平指示器的缺点是译码器必须对大量的电平进行译码，以便获得具有高分辩率的大的显示范围。再加上相应的驱动电路这就使指示器相当复杂，有着大量的元件。这种电平指示器的另一个缺点是在整个输入范围内，不能提供一个分贝线性读出。
因此，本发明的目的是提供一个简单的、具有分贝线性读出的电平指示器。根据本发明，本文开头所定义的电平指示器其特征在于其转换装置包括有
-第1移位寄存器，它具有的第2组位数比第1组位数少。它有一个输入端，每个数字信号以最高有效位为首串行地加在此输入端上，移位寄存器对每一位码都有一个输出端。
-组合网络，每次数字信号移入移位寄存器时，组合网路根据输入信号和移位寄存器的输出信号即寄存器的内容序列产生一个二进制码信号，该二进制码表示已知的该比值的极值应该按规定的分贝值增加的次数。
-加法器，将组合网路输出的二进制码和以前的二进制码相加，并将相加之和存入存储器。
-允许读出电路，用于当位数与第二组位数相等而且这些具有某一逻辑值的一位的后读位被装入移位寄存器后，该电路允许读出装置从存储器内读出数，该逻辑值和表示信号极值的位的逻辑值相等。
根据本发明，在电平指示器内，除符号位以外，数字信号的其他各位以最高有效位为首串行地输入到第1移位寄存器。作为例子，对分辨率为2d B的电平指示器，该移位寄存器可以是一个3比特的移位寄存器。数字信号起始处具有和数(例如最大值)的逻辑相反的逻辑值(例如逻辑“O”)的每一位码均产生相对于最大值的6dB的衰减。当每一个这样的码被输入寄存器时，组合网路产生一个相当于十进制数为3的二进制数，这个数就是应该在比值的最大值(即Od B)上加上-2d B的个数。从组合网路输出的这些连续的数逐次相加而得出的和被存入存储器。对于数字信号中紧跟在第1个逻辑“1”后的3个码，组合网路根据这3个码的值产生一个相当于十进制数为0或1的二进制数，因此这3个码共同决定了应该是0，-2，-4或-6d B中的哪一个加到目前所得的结果上。在这3个码被顺序移入移位寄存器以后，允许读出电路产生一个信号，该信号使存储器的内容转移到读出装置。然后，读出装置显示出数字信号最大值和瞬时值之间比值的分贝值。
用本发明所做的一个具体设备的特点是其读出装置包括有
-由许多显示元件组成的显示装置;
-第2移位寄存器，它包括用来给显示器中的显示元件提供驱动信号的输出端;
-可逆计数器，它的二进制计数值和第2移位寄存器的内容对应;
-比较器，将存储器的数和计数器中的计数比较，当计数器值大于存储器值时，产生一个驱动信号;
-第1时钟，当比较器有驱动信号输出时，该时钟输出第1频率时钟信号，使计数器作减法计数，并按第1方向更改第2移位寄存器的内容;
-第2时钟，在无第1时钟信号的情况时，此时钟产生一个比第1信号频率低的第2时钟信号，该信号使计数器值增加并按与第1方向相反的第2方向更改第2移位寄存器的内容。
当一个数字信号比前一个数字信号大时，由于第1时钟有较高的频率，所以显示装置快速地显示新的比值。当数字信号比前一个数字信号小时，由于第2时钟的频率低，所以显示装置仅能慢慢地返回这一新值。这样做的结果，峰值信号有较长的可见时间，因此能够更好地校准这些峰值信号。根据更进一步的构成，如果第2时钟的频率可变，则可以调整这些峰值信号的显示时间。
值的注意的是延长信号中峰值的显示时间在美国专利目录3，952，247中已被提出。但是，它所采用的方法与本发明完全不同。
本发明的另一具体结构的特点是显示装置的显示元件是发光二极管，它的阳极和正电源相连，它的阴极接到第2移位寄存器的输出。由于发光二极管是直接和移位寄存器的输出相连，所以显示元件可以很简单地被驱动。
本发明的另一具体结构是其读出装置包括
-数/模转换器，将存储器中的二进制数变换为模拟信号。
-具有d B线性刻度的动圈式仪表，其输入是数/模转换器输出的模拟信号。
现在，让我们更详细地通过例子描述一下本发明的一些具体结构，作为例子，可参考附图
图1本发明所指的电平指示器的基本框图。
图2和图3为说明图1所示的电路的工作原理的二个表格。
图4为图1所示电路中使用的组合网络的一个具体例子。
图5为图1所示电路中使用的读出装置之例1。
图6为图1所示电路中使用的读出装置之例2。
图1所示是按本发明所做的电平指示器的基本框图。利用采样保持电路1对模拟信号V采样。然后，利用模/数转换器2将采样值转换为数字信号。接着对数字信号进行整流并在数字整流器3去掉符号位。整流后的数字信号串行地加到电平指示器的输入端4。这一指示器包括一个移位寄存器10，在目前的例子中它是由3个串行连接的D型触发器11，12和13组成，并分别有输出端QA，QB和QC。触发器11，12，13每一个都有一个时钟输入端C和置“0”输入端R。时钟脉和置“0”脉冲由控制装置18提供。触发器13的输出QC和允许读出电路15的输入端相连。在这一例了中，允许读出电路15是一个JK型触发器16，其K输入端接地，另外还有一个时钟输入端C和置“0”输入端R。触发器11的输入端M和触发器11，12，13的输出端QA，QB，QC都与组合网路20的输入端相连。而组合网路的输出B1和B0分别和加法器30的输入31和32相连。加法器30将其输入端31和32上的数B＝B1B0和从存储器40取出的数A相加，并将所得之和A′＝A+B通过输出端34送入存储器40。作为例子，此存储器可以由许多并行排列的触发电路组成。除时钟输入端C和置“0”端R外，这一存储器还有一个输入端41，它和允许读出电路15的输出端QD相连。如果在输入端41有信号，则存储器40的内容被送入读出装置50，该装置包括驱动电路51和显示器52。
电平指示器的工作可用15位整流数字信号来描述。该信号的幅值在70d B的范围内可以2d B的分辨率给出。假设对信号的最大值所有各位都为逻辑“1”，则在第1个逻辑值为“1”的码位之前的每一个逻辑“0”都表示相对于最大值的6d B的衰减量。跟在第1个逻辑值为“1”的码位后的3个码决定了0，-2，-4，-6d B这四个数中的哪一个应加到已获得的结果上。图2表格中给出了一些数字信号的总衰减分贝值。这些信号中的3个最高有效位m14，m13，m12为逻辑“0”，他们共同表示衰减量为18d B。对这些信号，m11码位总是第1个逻辑“1”的码位。下面紧接的3个码位m10，m9，m8的可能值通过在表格中信号给出。因为其他的码位不参与计算所以他们的逻辑值无关重要。因为在计算中仅仅利用第1个逻辑“1”后面的3位，所以存在有一定的误差。因为电平指示器所选的分辨率为2d B，所以这一误差不会导致显示数值有过大的误差。
对于图2表中的每一个信号，在图3的表中列出了在移位寄存器10的输入和输出端M，QA，QB和QC上的值，组合电路20的输出端B1，B0上的值，以及对于加到移位寄存器10上的数字信号的每一位在存储器40的对应值A。前3个逻辑值为“0”的位表明是第一信号。
在信号加到电平指示器输入端4之前，所有的触发器都被置“0”端的信号置“0”。为了将信号前3位的逻辑“0”和置“0”状态相区别，我们把置“0”状态用点来表示。触发器11的输入端M上的第一个逻辑“0”代表相对于信号最大值衰减6d B，它相当于3个-2d B的步长，对于这一位，组合网路20产生二进制数B1B0＝11的输出，它代表十进制数3，这一数被存入存储器40。对于第2个逻辑“0”，在组合网路的输出端再次出现数B1B0＝11，通过加法器30，将此数和存储器内的数A＝11相加，然后将和A′＝110存入存储器(40)。对第3个逻辑“0”同样如此。由于后面的4位都是逻辑“1”，所以组合网路20每次都在其输出端产生B1B0＝00，因此在这4个码之后，存储器仍然保持A′＝1001。这样，这个数就表示从0d B最大值中应该减去2d B的个数。根据下一个时钟脉冲(它使下面一位输入移位进入寄存器10)，触发器13的输出为“1”而使触发器16置“0”，因此允许读出电路15的输出QD出现“1”。这一信号输入存储器40，从而，存储器的内容输出到读出装置50。通过驱动电路51，存储器40来的数成为显示装置52的显示元件的驱动信号。该信号驱动这样一列显示元件，其最上面显示元件的规定值和存储器40的值相对应。对于其它数，用类似方法，可以推出当连续信号码输入移位寄存器时所发出的情况。
从图3表格可以得出下面所列的组合网路20的输出B和B逻辑值与输入和输出信号M，QA，QB和QC之间的关系式是正确的。
B0=M·QB+M·QC和 B1=M·QAQBQC
这二个表达式的正确性可简单的列出它们的真值表而得到证实。图4是是一个通过用上面的关系式而确定的组合网路之一例。反相器21对输入信号M反相，将此反相信号与触发器11，12和13的反码输出信号一起加到“与非”门22，其输出经反相器23再次反相，得到B1值。信号QB和QC加到“与非”门24，其输出与反相器21的输出一起加到“与非”门25，其输出接着被反相器26反相，从而得到B0值。值得清意的是还可以用很多其他方法构成这一组合网路。
另外，从图3的表中可得出，使允许读出电路15为最小信号产生一个信号使存储器40的内容输入到读出装置50，该最小信号是000000000001000。如果分辨率是2d B，则可看出电平指示器的范围是72d B可是对于更小的信号(如小到000000000000110的信号)的-72d B是有效的。可是对较小的信号，存储器40已不能靠允许读出电路15来传送其内容了，它只能靠超前于每一个新信号的时钟脉冲来传送其内容。因此，实际上，电平指示器的范围被限制在70d B之内。值得注意的是电平指示器对非15位的信号也可使用。按照目前现有的结构和在分辨率为2d B的情况下，电平指示器的范围一般是(6N-26)d B，其中N是数字信号的位数。电平指示器的分辨率并不局限于2d B，也可以选择其他的分辨率，最小的分辨率取决于第1移位寄存器的位数。而移位寄存器的位数并不局限于此例子中的3。而是可以任意选取，只要比数字信号的码位数少就可以。
如在以上例子中，当分辨率为2d B输入范围为70d B时，显示器52的显示元件应有35个。显示装置52可以是主动显示器件也可以是被动显示器件。显示电路51将存储器40的信号变换为驱动信号时所采用的方式与本发明所指的电平指示器无关，所以这一个电路可以用很多其他方法构成。因此，图5表示的是一个能简单地延长数字信号幅值内的窄峰信号的显示时间的读出装置50。这样就可以更好地观察这一数字信号的幅值，作为例子可使产生数字信号的模/数转换器失真减小。目前，显示装置是一列发光二极管53，其阳极和5V正电源相连，其阴极和移位寄存器54的输出相连，在二极管旁有从0d B到-70d B的梯度刻度，在移位寄存器54的下端有一个输入55，它和时钟56相连，该时钟产生高频时钟脉冲(如6兆赫)。对每一个时钟脉冲，有一个逻辑“0”移入移位寄存器54，每次使点亮的发光二极管数增加一个。在移位寄存器54的上端有一个输入57，它和时钟58相连，该时钟产生的是低频时钟(如20赫)，对每一个时钟脉冲，有一个逻辑“1”移入寄存器54，这样点亮的发光二极管53的数每次减少一个。
另外，读出装置包括比较器59，它将存储器40读出的值A′和可逆计数器60的值进行比较(见图1)。这一可逆计数器60的输入端61和时钟56相连，另一输入端62和时钟58相连。当输入端61有时钟脉冲时，计数器减去1。当输入端62有一个时钟脉冲时，计数器加1。对于第1个数字信号，可逆计数器60设置的二进制数等于显示元件的数目。当存储器40的数比计数器60的数小时，比较器59产生信号使时钟56产生时钟脉冲。由于这些脉冲的频率高，所以在此列显示元件中，点亮的发光二极管数迅速增大，与此同时，计数器60的数迅速减小。因此，显示装置将很快显示新的读数。当时钟56产生时钟脉冲时，第2时钟58不工作。
如果下一个数字信号减小和存储器40内的值比计数器60的值大，则在此列显示元件中，点亮的发光二极管53的数目慢慢地城少，这是由于第2时钟58的时钟频率较低所引起。与此同时，这些时钟脉冲引起计数器60的值增加直至存储器40的值再次低于计数器值并且时钟56重新被启动为止。在这种情况下，峰值信号有较长的可见时间，因此可以更好地校准数字信号的幅值。如果时钟58的频率可变，则可以调整这些窄峰信号的显示时间。
图6给出了图1所示的电平指示器所采用的读出装置的另一个例。该读出装置包括一个数/模转换器70，它将存储器40(见图1)的内容A′转换成模拟信号。在范围为70d B，分辨率为2d B的电平指示器中，此数/模转换器70可以是一个6位的数/模转换器，数/模转换器70的模拟输出加在具有线性刻度分贝值的动圈式仪表71上，它表示模拟信号的数值。
本发明不局限于上面所介绍的具体装置。在本发明的范围内，本领域的一般技术人员会给予很多改进。另外，如果数字信号是一个立体声信号，则此电平指示器可以和另一个同样的电平指示器一起工作。
权利要求
1、电平指示器是指示模拟信号采样值的瞬时值和极大值间的比值的，该值用分贝来表示，这些值以具有第一组码位数的二进制码数字信号方式给出，这种电平指示器包括一个转换器，对每一个数字信号，该转换器提供一个驱动信号到带有显示器的读出装置中去，指示器的特点是其转换器包括有
-第一移位寄存器，它具有的第二组码位数比第一组码位数小。它有一个输入端，每个数字信号以最高有效位为首串行地加在此输入端，该移位寄存器对每一位码都有一个输出端；
-组合网路，每次数字信号移入移位寄存器时，组合网路根据寄存器的输入端信号和作为寄存器内容序列的寄存器输出端信号得出一个二进制码信号，此二进制码表示已知的该比值的极值应该按规定的分贝值增加的次数；
-加法器，用于将组合网路输出的二进制码和以前的二进制码相加并将相加之和存入存储器；
-允许读出电路，用于当比特数与第二组比特数相等而且一位具有某一逻辑值的后读位被装入移位寄存器后，该电路允许读出装置从存储器内读出数，该逻辑值和表示信号极值的位的逻辑值相等。
2、根据权利要求
1中所要求的电平指示器，其特征在于其读出装置包括
-由许多显示元件组成的显示器;
-第2移位寄存器，它具有输出端用来给驱动显示器中的显示元件提供驱动信号;
-可逆计数器，它的二进制计数值和第2移位寄存器的内容对应;
-比较器，用于将存储器的值和计数器内容比较，当计数器值大于存储器值时，给出驱动信号;
-第1时钟，用于当比较器有驱动信号输出时该时钟输出第一频率时钟信号，使计数器减法计数，并按1方向更改第2移位寄存器的内容;
-第2时钟，用于在无第1时钟信号的情况时此时钟产生一个比第一信号频率低的第2时钟信号，该信号使计数器值增加并按与1方向相反的第2方向更改第2移位寄存器的内容。
3、根据权利要求
2中所要求的电平指示器，其特征在于，第2时钟信号的频率是可变的。
4、根据权利要求
2或3中所要求的电平指示器，其特征在于显示装置中的显示元件是发光二极管，它的阳极连到正电源，它的阴极和第2移位寄存器的输出相连接。
5、根据权利要求
1中所要求的电平指示器，其特征在于该读出装置包括
-数/模转换器，将存储器中的二进制数变换为模拟信号;
-具有d B线性刻度的动圈式仪表，其输入是数/模转换器的输出模拟信号。
6、根据权利要求
1中所要求的电平指示器，其特征在于该允许读出电路包括一个触发器，其输入和第1移位寄存器的最末一位输出相连。
7、根据上述任一个权利要求
中所要求的电平指示器，其特征是第1移位寄存器的第2组比特数是3，规定的分贝单位为2d B。
专利摘要
为显示数字信号瞬时值和最大值和最大值之比的分贝数，将整形后的数字信号串行输入到电平指示器。该指示器有包括三个串行连接触发器的移位寄存器。对于输入移位寄存器的每一位数字信号，组合电路均可根据输出信号和移位寄存器的输入信号产生一个数字，此数就是从已知的比值中应减去规定分贝值的个数。在相加器中将这一个数和前一个数相加，和数存入存储器。当允许读出电路输出信号到存储器时，存储器的内容被送入读出装置。
文档编号G01R13/00GK85103875SQ85103875
公开日1986年11月5日 申请日期1985年5月11日
发明者贝格斯 申请人:菲利浦光灯制造公司导出引文BiBTeX, EndNote, RefMan