一种基于新型延时链架构的相位检测实现方法
【技术领域】
[0001]本发明属于频率测量领域，具体涉及一种基于新型延时链架构的相位检测实现方法。
【背景技术】
[0002]在数字频率测量领域，数字内插测频法在同步连续测频法基础上，采用相对测量技术，通过延时链进一步细分同步连续测频法(图1)中±1量化误差部分，完成被测频率信号与高频填充频率的相位信息检测，从而减小了同步连续测频法的量化误差，提高了测频精度。基于延时链的相位检测方法为数字内插测频法(图2)的关键技术。
[0003]基于目前常见的延时链架构的相位检测方法在FPGA或ASIC设计实现过程中，由于未处理被测信号与高频填充时钟异步时钟域问题，存在信号亚稳态以及相位信息错拍的情况，使得数字内插测频法无法可靠实现。
【发明内容】
[0004]本发明针对传统技术的缺陷，提供一种基于新型延时链架构的相位检测实现方法。
[0005]本发明是这样实现的:一种基于新型延时链架构的相位检测实现方法，包括下述步骤:
[0006]步骤一:延迟
[0007]将输入信号延迟三次，每次延迟一个周期；
[0008]步骤二:触发
[0009]用延迟两个周期的信号作为误差信号的起始触发，用延迟三个周期的信号作为误差信号的终止触发，得到误差信号的延迟长度。
[0010]如上所述的一种基于新型延时链架构的相位检测实现方法，其中，所述延迟通过延迟单元实现。
[0011]如上所述的一种基于新型延时链架构的相位检测实现方法，其中，所述的延迟η个周期可以通过延迟链路实现。
[0012]本发明的显著效果是:本发明可以有效提取出采样过程中因非正周期引入的误差，且在任意位置将误差输出，有效避免误差对系统造成的影响。
【附图说明】
[0013]图1是高频采样的示意图；
[0014]图2是高频采样产生误差位置的示意图；
[0015]图3是本申请使用检测补偿的装置；
[0016]图4是电平逻辑关系不意图。
【具体实施方式】
[0017]如附图2所示，一种基于新型延时链架构的相位检测实现方法，包括下述步骤:
[0018]步骤一:延迟
[0019]将输入信号延迟三次，每次延迟一个周期。
[0020]步骤二:触发
[0021]用延迟两个周期的信号作为误差信号的起始触发，用延迟三个周期的信号作为误差信号的终止触发，得到误差信号的延迟长度。
[0022]所述延迟通过延迟单元实现，由于延迟单元可以再皮秒级工作，因此速度快，不会引入误差。
[0023]上述三个信号可以再延迟η个周期，就可以在任意时间点上提取出误差信号了。
[0024]所述的延迟η个周期可以通过延迟链路实现。
[0025]如附图3所示，一种新型延时链架构包括触发器(FFD1、FFD2和FFD3)、寄存器(REGA1、REGA2、REGA3、REGB1、REGB2 和 REGB3)、非门 U1、与门 U2 和延迟单元(DLA 和 DLB)。
[0026]该延时链架构有两个信号输入为被测信号或采样闸门(IN)和高频脉冲(CLK)信号。该部分电路工作在CLK时钟域下。IN信号相对于CLK信号属于不同时钟域信号。触发器FFD1以及FFD2完成IN信号在CLK时钟域下的两级触发器延迟，进行时钟域同步，消除亚稳态。触发器FFD3的输出信号FFD30，经过非门U1后的输出信号U10同FFD2的输出信号经过与门U2的输出信号U20作为REGA3和REGB3寄存器的锁存使能信号。同时FFD2的输出信号引入内插测频法计数逻辑U3，完成被测信号整周期以及非整周期内高频脉冲的计数控制。DLA和DLB为延时单元链用于对IN信号以及CLK信号进行ns级(FPGA实现)或ps级(ASIC实现)时序延迟。REGA1和REGB1寄存器分别用于对DLA和DLB延时单元链时序信息进行锁存。REGA2和REGB2寄存器分别用于REGA1和REGB1寄存器输出的延时单元链时序信息进行同步延迟并消除亚稳态。REGA3和REGB3寄存器根据与门U2的输出信号U20的有效时刻(‘1’)对REGA2和REGB2寄存器输出的延时单元链时序信息进行锁存。REGA3和REGB3寄存器锁存的延时单元链时序信息DeAo与DeBo充分反应了 IN和CLK之间的相位信息。DeAo与DeBo由于经过时钟CLK时钟同步处理保证时序稳定可被相位信息提取逻辑直接使用，并且该相位信息为IN信号上升沿时刻同步锁存，剔除了极限情况下异步锁存过程中相位信息与IN信号错拍问题。
[0027]输入IN信号和CLK信号；CLK信号与所有时序逻辑器件相连作为工作时钟，同时与DLB相连；IN信号与FFD1D端相连，同时与DLA相连；FFD1Q与FFD2D端相连；FFD2Q端与FFD3D端相连，同时与U2相连；FFD3Q端与U1相连；U1与U2相连；U20端与REGA3的EN端和REGB3的EN端相连；DLA与REGA1相连；REGA1与REGA2相连；REGA2与REGA3相连；REGB1 与 REGB2 相连；REGB2 与 REGB3 相连。
【主权项】
1.一种基于新型延时链架构的相位检测实现方法，其特征在于，包括下述步骤: 步骤一:延迟 将输入信号延迟三次，每次延迟一个周期； 步骤二:触发 用延迟两个周期的信号作为误差信号的起始触发，用延迟三个周期的信号作为误差信号的终止触发，得到误差信号的延迟长度。2.如权利要求1所述的一种基于新型延时链架构的相位检测实现方法，其特征在于:所述延迟通过延迟单元实现。3.如权利要求2所述的一种基于新型延时链架构的相位检测实现方法，其特征在于:所述的延迟η个周期可以通过延迟链路实现。
【专利摘要】本发明属于频率测量领域，具体涉及一种基于新型延时链架构的相位检测实现方法。它包括下述步骤：步骤一：延迟，将输入信号延迟三次，每次延迟一个周期；步骤二：触发，用延迟两个周期的信号作为误差信号的起始触发，用延迟三个周期的信号作为误差信号的终止触发，得到误差信号的延迟长度。本发明的显著效果是：本发明可以有效提取出采样过程中因非正周期引入的误差，且在任意位置将误差输出，有效避免误差对系统造成的影响。
【IPC分类】G01R25/00
【公开号】CN105486922
【申请号】CN201410538977
【发明人】赵振涌, 王宁, 何杰, 张伟彬, 李婷婷, 汪辉, 袁寰, 李晓庆, 陈昭, 吴英攀
【申请人】北京自动化控制设备研究所
【公开日】2016年4月13日
【申请日】2014年10月13日