一种多阵元声纳信号采集电路的制作方法

文档序号:9921354阅读:402来源:国知局
一种多阵元声纳信号采集电路的制作方法
【技术领域】
[0001]本发明涉及水下开发技术领域,具体涉及一种多阵元声纳信号采集电路。
【背景技术】
[0002]随着海洋开发和水下探测需求的日益增加,高分辨率剖面声纳的研究越来越受到重视。
[0003]但是,现有技术中的剖面声纳的缺点在于,分辨率不足,系统共模噪声、高频噪声影响大、精度低、传输距离短、成本过高。

【发明内容】

[0004]本发明的目的是针对现有技术中的不足,提供一种高精度、低噪声影响、传输距离长的多阵元声纳信号采集电路。
[0005]为实现上述目的,本发明公开了如下技术方案:
[0006]—种多阵元声纳信号采集电路,包括信号调理电路、A/D转换电路、信号锁存电路、FPGA电路、DSP检测电路和数据上传电路:
[0007]信号调理电路,输入端连接换能器,输出端连接A/D转换电路,对换能器接收到的模拟信号进行放大和滤波,并应A/D转换器要求完成对输入模拟单端信号的I倍增益差分转换;
[0008]A/D转换电路,输入端连接信号调理电路,输出端连接信号锁存电路,将滤波后的模拟信号经A/D转换器量化为12位数字信号;
[0009 ]信号锁存电路,输入端连接A/D转换电路,输出端连接FPGA电路和DSP检测电路,将采集到的18路信号同时锁存到各自的触发器中,触发器的输出口复用一套数据传输总线,通过对各路触发器的时序控制,将触发器内锁存的数据按照一定时序顺次读出;
[0010]FPGA电路,输入端连接数据传输总线,输出端连接DSP检测电路、A/D转换电路和数据上传电路,完成对前端ADC、锁存器的时序逻辑控制,以及对采集到的数据进行数据缓冲、符号扩展和数据打包功能,并通过数据上传电路的时序控制将数据输出;
[0011 ] DSP检测电路,输入端连接数据传输总线和FPGA电路,利用CCS的在线调试功能对验证ADC的数据转换功能的实现并对采集到的数据进行校验;
[0012]数据上传电路,输入端连接FPGA电路,输出端连接仪器舱内的并行数据处理部分,完成与水下信号处理单元的DSP并行处理板的数据通信功能。
[0013]进一步的,所述A/D转换电路转换后的数据通过同一套数据传输总线上传的数据传输方式,即完成18通道ADC同步采集数据,经锁存器缓冲后分时传递给FPGA电路或DSP检测电路。
[0014]进一步的,所述信号处理电路包括信号放大电路以及单端信号转差分信号电路:
[0015]信号放大电路,包括两级放大电路,第一级放大电路采用同相放大,第二季放大电路采用反相放大;第一级放大电路和第二级放大电路均为10倍放大;
[0016]单端信号转差分信号电路,选用双运放0PA2822作为电路的放大器,同向输出端采用的是电压跟随电路,反向输出端采用的是增益为I的反向放大电路。
[0017]进一步的,在差分信号的两个输出端均采用了下限截止频率为10kHz的巴特沃斯二阶低通滤波电路,增益为I,其集成运放采用0PA2822芯片。
[0018]进一步的,所述A/D转换电路采用ADS804模数转换器。
[0019]进一步的,所述信号锁存电路的锁存器为边沿16位三态D触发器SN74LVTH16374芯片,包含两个独立的输出使能控制信号OEl、0E2和输入信号锁存始终信号CPl、CP2,如果OE为低电平,则输出端输出锁存的数据;如果OE为高电平,则输出端为高阻状态;如果CP和OE均为低电平则输出端的数据保持不变。
[0020]进一步的,所述DSP检测电路由DSP-TMS320VC33完成;DSP检测电路和FPGA电路之间的数据传输是通过DSP的外部数据总线、地址总线和控制总线实现,二者之间的通信采用命令字的方式。
[0021]进一步的,所述数据上传电路采用的芯片为可点对点长距离串行高速通信的CY7B923o
[0022]本发明公开的一种多阵元声纳信号采集电路,具有以下有益效果:
[0023]1.采用差分信号输入的A/D转换器,减少了偶次谐波的产生,充分地消除了系统共模噪声;
[0024]2.可滤除高频噪声;
[0025]3.采集精度高、动态范围大;
[0026]4.电路结构合理,成本低;
[0027]5.适合点对点长距离通信且传输速率快。
【附图说明】
[0028]图1是数据采集电路原理框图;
[0029]图2是信号放大电路原理图;
[0030]图3是单端信号转差分信号电路原理图;
[0031 ]图4是二阶低通滤波电路原理图;
[0032]图5是A/D转换电路图;
[0033]图6是信号锁存电路原理图;
[0034]图7是FPGA与DSP接口电路图;
[0035]图8是数据上传接口电路图。
【具体实施方式】
[0036]下面结合实施例并参照附图对本发明作进一步描述。
[0037]请参见图1。一种多阵元声纳信号采集电路,包括信号调理电路、A/D转换电路、信号锁存电路、FPGA电路、DSP检测电路和数据上传电路:
[0038]信号调理电路,输入端连接换能器,输出端连接A/D转换电路,对换能器接收到的模拟信号进行放大和滤波,并应A/D转换器要求完成对输入模拟单端信号的I倍增益差分转换;
[0039]A/D转换电路,输入端连接信号调理电路,输出端连接信号锁存电路,将滤波后的模拟信号经A/D转换器量化为12位数字信号;
[0040 ]信号锁存电路,输入端连接A/D转换电路,输出端连接FPGA电路和DSP检测电路,将采集到的18路信号同时锁存到各自的触发器中,触发器的输出口复用一套数据传输总线,通过对各路触发器的时序控制,将触发器内锁存的数据按照一定时序顺次读出;
[0041 ] FPGA电路,是数据采集系统的核心部分,输入端连接数据传输总线,输出端连接DSP检测电路、A/D转换电路和数据上传电路,FPGA选用的是ALTERA公司EP1K30TC144-3,完成对前端ADC、锁存器的时序逻辑控制,以及对采集到的数据进行数据缓冲、符号扩展和数据打包功能,并通过数据上传电路的时序控制将数据输出;
[0042]DSP检测电路,输入端连接数据传输总线和FPGA电路,利用CCS的在线调试功能对验证ADC的数据转换功能的实现并对采集到的数据进行校验;
[0043]数据上传电路,输入端连接FPGA电路,输出端连接仪器舱内的并行数据处理部分,完成与水下信号处理单元的DSP并行处理板的数据通信功能。
[0044]本实施例中,所述A/D转换电路转换后的数据通过同一套数据传输总线上传的数据传输方式,即完成18通道ADC同步采集数据,经锁存器缓冲后分时传递给FPGA电路或DSP检测电路。
[0045]本实施例中,所述信号处理电路包括信号放大电路以及单端信号转差分信号电路:
[0046]信号放大电路如图2所示,采用两级放大,为了有效地防止放大电路的自激,采用混合的方式,即第一级放大电路采用同相放大,第二季放大电路采用反相放大;而在放大倍数方面,第一级、第二级均为10倍放大,S卩20dB,这样信号调理板前、后两级放大一共有40dB的增益。R5、R6、R7与U2A构成第一级放大,R5采用1ΚΩ,R6采用10ΚΩ,R7采用910Ω,U2A为0PA2822U的一部分。R5与R6决定了第一级放大器的放大倍数,R7为平衡电阻。R5、R6、R7与U2A构成第一级放大,R5采用1ΚΩ,R6采用10ΚΩ,R7采用910Ω,U2A为0PA2822U的一部分。R5与R6决定了第一级放大器的放大倍数,R7为平衡电阻。R9、R10、R11与U2B构成第二级放大,R9采用1ΚΩ,R10采用10ΚΩ,R11采用910Ω,U2B为0PA2822的一部分。R9与RlO决定了第一级放大器的放大倍数,RU为平衡电阻。C2为耦合电容滤除信号中的直流分量,使得前、后级能够很好的耦合在一起,取0.1UFA8为匹配电阻取100 Ω,调节和后级之间的阻抗匹配。
[0047]单端信号转差分信号电路如图3所示,本发明为了减少偶次谐波的产生,充分地消除系统共模噪声,采用了信号输入端为差分信号输入的A/D转换器,这就需要将单端的输入信号转换成差分信号提供给ADC。同时要求运放本身的噪声很小,这样才不会对ADC的精度产生过大的影响。在设计中,选用双运放0PA2822作为电路的放大器,同向输出端采用的是电压跟随电路,反向输出端采用的是增益为I的反向放大电路。图3中C5和ClO为高频滤波电容,容值取22?沾。1?2、1?、1?5、1?8、1?12设定电路的增益,阻值取392Ω
当前第1页1 2 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1