基于fpga的暂态电压记录装置的制造方法
【技术领域】
[0001]本实用新型涉及波形记录领域，特别涉及一种基于FPGA的暂态电压记录装置。
【背景技术】
[0002]电网在运行中可能会发生各种故障，有的会导致供电中断并致设备损毁。电网故障的过程往往伴随着系统电压的扰动。雷击、操作过电压、工频过电压、污闪、设备故障等，都可以造成电网电压扰动，乃至电网事故。记录电网事故前电网电压的扰动情况，对于事故反演和分析具有重要价值。要完整记录电网电压扰动，既要求有高的采样速率，以满足记录雷电波形等的需要;又要求长的记忆时间，以满足记录持续时间较长的事故过程。当采用较高的采样率时，为了节省存储空间，通常会采用一些压缩处理。在以往的暂态电压记录中，通常采用DSP直接读取高速A/D的数据并作实时压缩、存储以及触发判断等，CPU处于连续取数、压缩、处理的过程中，占用CPU大量时间，导致CPU没有时间去做其它工作，从而不得不降低采样率。随着现场可编程门阵列FPGA的迅速发展，采用FPGA实现数据压缩、处理成为一种新的手段。由于FPGA内部有一定数量的触发器、比较器、较大容量的存储器，为实现数据采集、压缩、判断提供了可能。
【实用新型内容】
[0003]有鉴于此，本实用新型的目的是提供一种基于FPGA的暂态电压记录装置，通过增加FPGA处理电路，能够实现对电网各种快速、慢速变化的暂态过程的高速采集，解决了现有装置因CPU占用导致的采样率降低问题。
[0004]本实用新型的目的是通过以下技术方案实现的:
[0005]该基于FPGA的暂态电压记录装置，包括:
[0006]模数转换电路，包括模拟信号调理电路、A/D转换芯片及其外围电路，用于对模拟信号进行调理和模数转换，并输出数字信号至FPGA芯片电路；
[0007]FPGA芯片电路，包括FPGA芯片及其外围电路，经FPGA芯片处理后的数据由DSP数字信号处理电路进行读取；
[0008]DSP数字信号处理电路，包括DSP芯片及其外围电路，读取FPGA芯片处理后的数据并传输至存储器电路；
[0009]存储器电路，包括FLASH存储器和动态存储器，用于存储数据；
[0010]时钟、电源及复位器电路。
[0011]进一步，所述FPGA芯片包括实时压缩模块和峰值计算模块。
[0012]进一步，所述FPGA芯片还包括触发判断模块。
[0013]进一步，所述FPGA芯片还包括低速率采集模块。
[0014]本实用新型的有益效果是:
[0015]本实用新型由于采用FPGA硬件进行实时压缩、峰值计算、触发判断，采用流水线架构，在一个时钟周期内可完成大量的数据运算，从而极大的提高了 DSP的效率，使得该装多通道同步采样速率可达20M，满足了对各种快速、慢速变化的暂态过程的记录需求。
[0016]本实用新型的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本实用新型的实践中得到教导。本实用新型的目标和其他优点可以通过下面的说明书来实现和获得。
【附图说明】
[0017]为了使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步的详细描述，其中:
[0018]图1为本实用新型的结构连接框图；
[0019]图2为本实用新型的硬件连接图。
【具体实施方式】
[0020]以下将参照附图，对本实用新型的优选实施例进行详细的描述。应当理解，优选实施例仅为了说明本实用新型，而不是为了限制本实用新型的保护范围。
[0021]如图1、图2所示，本实用新型基于FPGA的暂态电压记录装置，包括:
[0022](I)模数转换电路1:包括模拟信号调理电路、A/D转换芯片及其外围电路，用于对模拟信号进行调理和模数转换，并输出数字信号至FPGA芯片电路；
[0023](2)FPGA芯片电路2:包括FPGA芯片及其外围电路，所述FPGA芯片包括实时压缩模块、峰值计算模块、触发判断模块以及低速率采集模块，经FPGA芯片处理后的数据由DSP数字信号处理电路进行读取；
[0024](3)DSP数字信号处理电路3:包括DSP芯片及其外围电路，读取FPGA芯片处理后的数据并传输至存储器电路；
[0025](4)存储器电路4:包括FLASH存储器和动态存储器，用于存储数据；
[0026](5)时钟、电源及复位器电路5:产生输入A/D芯片和FPGA芯片的20M全局时钟、电源和复位信号。
[0027]本实施例中，该装置的工作原理如下:
[0028]模拟电压信号进入ADC电路，进行放大，在时钟信号的上升沿进行A/D转换后，进入FPGA，在时钟信号的下降沿，FPGA要同时完成4项工作:(I)FPGA根据压缩比对数据进行压缩，压缩后的数据写入FIF0，FIF0半满后向DSP发出半满信号，DSP收到半满信号后，读取FIFO中的数据，存入动态存储器；(2)FPGA将本次读取的数据与前次的数据进行比较，获取正峰值和负峰值，DSP每20ms读取一次峰值，并于前次的峰值进行比较，如果达到启动阈值，则按照预先设定的长度将动态存储器中的数据存入FLASH存储器。(3)FPGA将本次读取的数据与预先设定的上限值、下限值进行比较，如果达到启动条件，则向DSP发出触发信号，DSP启动记录，按预先设定好的记录长度将动态存储器中的数据存入FLASH存储器。(4)低速率采集，FPGA按照预先设定好的频率对数据进行抽点压缩，存入FIFO，等待DSP读取。
[0029]本发明的技术关键是在FPGA编程中采用了流水线架构对数据进行实时压缩，采用并行的运算方式，在大量数据运算的过程中显示出FPGA数据处理和运算的优越性，一个采样时钟周期内即可完成数据的采集、压缩、存储、峰值计算及触发判断。
[0030]最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.基于FPGA的暂态电压记录装置，其特征在于:所述装置包括: 模数转换电路，包括模拟信号调理电路、A/D转换芯片，用于对模拟信号进行调理和模数转换，并输出数字信号至FPGA芯片电路； FPGA芯片电路，包括FPGA芯片，经FPGA芯片处理后的数据由DSP数字信号处理电路进行读取； DSP数字信号处理电路，包括DSP芯片，读取FPGA芯片处理后的数据并传输至存储器电路； 存储器电路，包括FLASH存储器和动态存储器，用于存储数据； 时钟、电源及复位器电路。2.根据权利要求1所述的基于FPGA的暂态电压记录装置，其特征在于:所述FPGA芯片包括实时压缩模块和峰值计算模块。3.根据权利要求1或2所述的基于FPGA的暂态电压记录装置，其特征在于:所述FPGA芯片还包括触发判断模块。4.根据权利要求3所述的基于FPGA的暂态电压记录装置，其特征在于:所述FPGA芯片还包括低速率采集模块。
【专利摘要】本实用新型公开了一种基于FPGA的暂态电压记录装置，包括：模数转换电路、FPGA芯片电路、DSP数字信号处理电路、存储器电路和时钟、电源及复位器电路，本实用新型由于采用FPGA硬件进行实时压缩、峰值计算、触发判断，采用流水线架构，在一个时钟周期内可完成大量的数据运算，从而极大的提高了DSP的效率，使得该装多通道同步采样速率可达20M，满足了对各种快速、慢速变化的暂态过程的记录需求。
【IPC分类】G01R19/25
【公开号】CN205353187
【申请号】CN201520855972
【发明人】姜龙, 徐德超, 谢荣斌, 薛静, 张霖, 杨超, 刘波, 张丽娟, 李诗勇, 施艳, 李冶, 吴湘黔
【申请人】贵州电网有限责任公司贵阳供电局
【公开日】2016年6月29日
【申请日】2015年10月30日