一种电子式互感器合并单元的时间同步装置的制造方法

文档序号:10351654阅读:417来源:国知局
一种电子式互感器合并单元的时间同步装置的制造方法
【技术领域】
[0001]本实用新型属于输变电技术领域,特别涉及一种电子式互感器合并单元的时间同步装置。
【背景技术】
[0002]随着智能电网和智能变电站的发展,数字化变电站中各级设备对同步时钟的精度和稳定性要求越来越高。其中合并单元作为数字化变电站间隔层、站控层设备的数据来源,同步的准确性显得更为重要,同步误差要求控制在Ius以内。
[0003]目前国网要求的合并单元在同步对时方面应能接收秒脉冲(IPPS)、IRIG_B码或者IEEE1588协议对时信号,并且要求合并单元在正常情况下采样的同步误差应不大于±lus。在外部同步信号消失后,至少能在1min内继续满足4us同步精度要求。但是秒脉冲对时和IRIG-B码对时可靠性较差,对时精度不足,难以达到国网的要求。IEEEE1588作为一种网络对时协议,其主要优点是采用采用硬件打时间戳,同步精度高;特别适合于以太网;不需要单独的硬接线,降低了成本具有较强的故障容错能力;可减少对GPS的依赖,实现亚微秒级的同步精度,能使数字化变电站实现网络化时钟同步。

【发明内容】

[0004]本实用新型所要解决的问题是提供一种电子式互感器合并单元的时间同步装置。
[0005]为了实现上述目的,本实用新型采用如下技术方案:
[0006]—种电子式互感器合并单元的时间同步装置,其特征在于,包括CPU、以太网收发器(PHY)和现场可编程门阵列(FPGA)芯片,所述的CPU包含以太网MAC控制器模块和PTP协议模块,所述的以太网收发器(PHY)连接CPU的以太网MAC控制器模块,所述现场可编程门阵列(FPGA)芯片通过CPU总线与CPU连接。
[0007]优选地,所述的所述CPU型号为PowerPC处理器MPC8313或MPC8313E。
[0008]优选地,所述的以太网收发器为BCM5241。
[0009]优选地,所述的现场可编程门阵列芯片为EP2C8T144C8。
[0010]优选地,所述的CPU选用HY5PS561621BFP-25为SDRAM作为程序的运行区域,选用S29GL064N90TF103作为其NOR Flash,用于存储程序代码,并选用K9F5608U0D作为其NANDFlash,用于数据的存储。
[0011]优选地,所述的以太网收发器通过MII接口连接CPU的以太网MAC控制器模块。
[0012]与现有技术相比,本实用新型的有益效果是:
[0013]本实用新型采用FPGA和MPC8313(E)双处理器为核心的硬件系统,利用FPGA来完成对多路电子式互感器的数据采集和传输。MPC8313则作为主CPU,不仅完成了对采集数据的复杂处理,而且实现了 PTP协议,使得时间同步精度达到亚微秒级。
【附图说明】
[0014]图1为电子式互感器合并单元的时间同步装置结构示意图。
【具体实施方式】
[0015]下面结合具体实施例,进一步阐述本发明。应理解,这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解,在阅读了本发明讲授的内容之后,本领域技术人员可以对本发明作各种改动或修改,这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0016]实施例1
[0017]如图1所示,为电子式互感器合并单元的时间同步装置结构示意图,所述的电子式互感器合并单元的时间同步装置包括CPU、以太网收发器(PHY)和现场可编程门阵列(FPGA)芯片,所述的所述CPU型号为PowerPC处理器MPC8313。所述的以太网收发器为BCM5 241。所述的现场可编程门阵列芯片为EP2C8T144C8。所述的CPU选用HY5PS561621BFP-25为SDRAM作为程序的运行区域,选用S29GL064N90TF103作为其NOR Flash,用于存储程序代码,并选用K9F5608U0D作为其NAND Flash,用于数据的存储。
[0018]EP2C8T144C8为Altera公司的CycloneII系列可编程门阵列,接收CPU的IEEE1588秒脉冲,完成12个电子式互感器的同步采样,将12路光纤输入接口的数据采集到FPGA芯片中。MPC8313为飞思卡尔公司生产的一款PowerPC处理器,辅以SDRAM、N0R FLASH^NANDFLASH等外围电路,对采集到的数据进行处理,并通过光纤以太网接口完成报文的发送和接收。
[0019]所述的CPU包含以太网MAC控制器模块和PTP协议模块,所述的以太网收发器(PHY)通过MII接口连接CPU的以太网MAC控制器模块,所述现场可编程门阵列(FPGA)芯片通过CPU总线与CPU连接。
[0020]本实用新型的电子式互感器合并单元的时间同步装置的IEEE1588对时处理过程如下:
[0021 ]步骤1、当电子式互感器合并单元首次接收到对时报文时,就开始对时,经过多次报文交换之后将主从时钟误差降低到Ius以内,当时钟偏差连续5次都在Ius范围内时,认为电子式互感器合并单元与主时钟同步;
[0022]步骤2、同步后,主处理器MPC8313通过I/O管脚向FPGA发送秒脉冲,同时往FPGA的双口 RAM中写入IEEE1588秒脉冲标志的有效性,将秒脉冲进行倍频处理发送给电子式互感器进行数字采样,此时9-2标准报文中的smpSynch标志位Ture。
[0023]步骤3、当FPGA检测到IEEE1588秒脉冲连续32s都有效时,电子式互感器合并单元进入守时阶段,并将守时标志写入双口RAM中;
[0024]步骤4、在守时状态下,即使检测到IEEE1588秒脉冲无效,由于电子式互感器合并单元能在1min内保证守时精度达到Ius,所以仍认为电子式互感器合并单元与主时钟保持同步,9-2报文中smpSynch标志仍为Ture。
[0025]步骤5、如果守时超过2小时,主从时钟的时钟偏差超过Ius,程序会将秒脉冲的无效标志写入双口RAM中,并将9-2报文中smpSynch标志为False,表明电子式互感器合并单元已经不再同步,且采样数据无效。
[0026]本实用新型中CPU提供网络支持,通过内部运行的上层协议及PHY芯片构成完备的TCP/IP协议栈,进行以太网通信,完成报文的发送和接收;在同步报文的接收和发送过程中,FPGA完成提取时间戳,频率补偿和时钟计数功能,并通过CPU总线与CPU交换时间戳、指令等信息,实现二者的交互操作。
【主权项】
1.一种电子式互感器合并单元的时间同步装置,其特征在于,包括CPU、以太网收发器和现场可编程门阵列芯片,所述的CPU包含以太网MAC控制器模块和PTP协议模块,所述的以太网收发器连接CPU的以太网MAC控制器模块,所述现场可编程门阵列芯片通过CPU总线与CHJ连接。2.如权利要求1所述的电子式互感器合并单元的时间同步装置,其特征在于,所述的所述 CPU 型号为 PowerPC 处理器 MPC8313 或 MPC8313E。3.如权利要求1所述的电子式互感器合并单元的时间同步装置,其特征在于,所述的以太网收发器为BCM5241。4.如权利要求1所述的电子式互感器合并单元的时间同步装置,其特征在于,所述的现场可编程门阵列芯片为EP2C8T144C8。5.如权利要求1所述的电子式互感器合并单元的时间同步装置,其特征在于,所述的CPU选用HY5PS561621BFP-25为SDRAM作为程序的运行区域,选用S29GL064N90TF103作为其NOR Flash,用于存储程序代码,并选用K9F5608U0D作为其NAND Flash,用于数据的存储。6.如权利要求1所述的电子式互感器合并单元的时间同步装置,其特征在于,所述的以太网收发器通过MII接口连接CPU的以太网MAC控制器模块。
【专利摘要】本实用新型提供了一种电子式互感器合并单元的时间同步装置,其特征在于,包括CPU、以太网收发器(PHY)和现场可编程门阵列(FPGA)芯片,所述的CPU包含以太网MAC控制器模块和PTP协议模块,所述的以太网收发器(PHY)连接CPU的以太网MAC控制器模块,所述现场可编程门阵列(FPGA)芯片通过CPU总线与CPU连接。本实用新型采用FPGA和MPC8313(E)双处理器为核心的硬件系统,利用FPGA来完成对多路电子式互感器的数据采集和传输。MPC8313则作为主CPU,不仅完成了对采集数据的复杂处理,而且实现了PTP协议,使得时间同步精度达到亚微秒级。
【IPC分类】G04G7/00
【公开号】CN205263514
【申请号】CN201520926054
【发明人】田晓霄, 李水清, 方临川, 李晓丹
【申请人】正泰电气股份有限公司
【公开日】2016年5月25日
【申请日】2015年11月19日
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