专利名称：1024位流水式除法部件的制作方法
技术领域：
本发明涉及运用64位组合逻辑除法器，以流水线方式执行1024位的除法运算的运算部件，更具体地说，本发明涉及的除法部件将除数与被除数均按64位为基本模块分段，利用除法运算的商主要决定于与被除数相关的“权”和除数的最高段，先求出各段商，然后利用“权”相关的段积累减求出相应的余数。
传统的除法部件要实现高位宽数据的除法运算，限于现有除法器的位宽，需要进行大量的数据移位和拼接，硬件控制电路复杂，且运算效率低下。在实际的应用中，人们急需一种电路规模小、运算速度快的超长位数的除法器。
本发明的目的是提供一种电路规模小、运算速度快，利用较低位宽除法器资源，完成高位宽数据的除法运算的除法部件。
为实现以上目的，本发明提供的“权”相关的流水式的流水式除法部件，电路规模小、运算速度快，可实现高位宽数据的除法运算。所述除法器包括控制逻辑模块、寄存器组模块、选通控制模块、128/64位除法器模块及商数/余数产生模块，其特征在于其中，寄存器组模块用于存放1024位的被除数、除数、除法运算的商、除法运算中的余数；控制逻辑模块用于为运算过程中存取寄存器组中的数据提供地址信号及读写控制信号、为数据选通提供选通控制信号并为商数/余数产生运算过程中提供移位控制信号；128/64位除法器模块用于进行64位除128位的除法运算；商数/余数产生模块用于修正预估商数的值并进行余数补偿。控制逻辑模块与寄存器组模块相连，为运算过程中存取寄存器组模块中的数据提供地址信号及读写控制信号；控制逻辑模块还与选通控制模块相连，为数据选通提供选通控制信号；商数/余数产生模块经选通控制模块后，与128/64位除法器模块相连，为除法运算提供操作数。128/64位除法器模块所产生的预估商和余数经商数/余数产生模块作修正后，写入寄存器组模块的相应单元。整个运算过程采用了流水线方式，能充分利用现有资源，减小了电路的总门数，提高了运算的速度。
下面将参照附图对本发明的优选实施方案进行详细的描述，从而本发明的优点和特点将更加具体而明显。附图中
图1是1024位流水式除法部件的总体结构框图；图2是以“权”相关的模除累减产生商和余数的流水示意图；图3是控制逻辑模块中模除减积数据地址控制逻辑电路框图。
下面结合附图进一步详细解释本发明。
如图1所示，控制逻辑模块(1)与寄存器组模块(2)相连，为运算过程中存取寄存器组模块(2)中的数据提供地址信号及读写控制信号；控制逻辑模块(1)与选通控制模块(3)相连，为数据选通提供选通控制信号；控制逻辑模块(1)还与商数/余数产生模块(5)相连，为商数/余数产生运算提供移位控制信号；寄存器组模块(2)与商数/余数产生模块(5)相连，为商数/余数产生运算提供操作数；商数/余数产生模块(5)经选通控制模块(3)后，与128/64位除法器模块(4)相连，为除法运算提供操作数；128/64位除法器模块(4)所产生的预估商和余数经商数/余数产生模块(5)作修正后，写入寄存器组模块(2)的相应单元。
不失一般性，下面将通过被除数是256位(4段×64位)，除数为128位(2段×64位)的情况来描述本发明，对于1024位的除法，可以依此类推。本领域的技术人员应理解的是，本发明的被除数最高位数仅限制于寄存器的大小，对于大小为2048位的寄存器，被除数的位数可为小于等于2048位的任意整数；基本模块也并不限定在64位的情况，而可以是任意位如32位、16位、8位等。当待处理信息不足64位的整数倍时，高位可做添“0”处理，以64位为基本加工模块进行运算。
图2是以“权”相关的模除累减产生商和余数的流水示意图。将被除数分割成4段64位的基本模块，存入相应的寄存器模块，按“权”的大小依次命名为D3，D2，D1，D0；将除数(2段64位的基本模块)存入相应的寄存器模块，按“权”的大小命名为M1，M0。控制电路产生移位控制信号和地址信号，依图1所示流水方式，将被除数由最高段至最低段送到64位除法器的被除数端，除数端送除数的最高段(命名为M1)，依次求出2段商Q1，Q0，2段余数R1，R0。由于2段余数R1，R0运算只是将中间余数R1tD0与由商Q1，Q0和对应的除数M1，M0的乘累加产生的同“权”的数据相累减，原理与专利“智能化、全硬件的1024位RSA处理器”中的段积的“权”相关的多级流水线乘法运算相同，本专利不加以展开阐述。
图3是模除减积数据源地址控制逻辑电路框图。计数器4为四位二进制地址循环计数器，加一计数器5为四位二进制地址计数器，用于产生模值的段地址；减一计数器2为四位二进制减一计数器，用于产生商数的段地址，其初值由减一计数器3的正逻辑输出端提供；减一计数器3为减一计数器2计数器的初值形成电路，是四位二进制减一计数器，其输出为被除数段长减去除数段长。计数4器前15个循环按加1计数，过15后，按减1计数，用于控制每个模除循环和减积求余数运算循环。
在不脱离本发明的思想和范围的情况下，本领域的技术人员还能实现将数据切割成任意数据块长度，并以任意长度的数据长度的除法器作为基本除法器件执行任意高位宽的流水式除法部件。
权利要求
1.一种用64位除法器执行1024位除法运算的流水式除法部件，用于最高字宽为1024位的除法运算，所述除法部件包括控制逻辑模块(1)、寄存器组模块(2)、选通控制模块(3)、128/64位除法器模块(4)及商数/余数产生模块(5)，其特征在于其中所述的控制逻辑模块(1)与寄存器组模块(2)相连，为运算过程中存取寄存器组模块(2)中的数据提供地址信号及读写控制信号，控制逻辑模块(1)与选通控制模块(3)相连，为数据选通提供选通控制信号，控制逻辑模块(1)还与商数/余数产生模块(5)相连，为商数/余数产生运算提供移位控制信号，寄存器组模块(2)与商数/余数产生模块(5)相连，为商数/余数产生运算提供操作数，商数/余数产生模块(5)经选通控制模块(3)后，与128/64位除法器模块(4)相连，为除法运算提供操作数，128/64位除法器模块(4)所产生的预估商和余数经商数/余数产生模块(5)作修正后，写入寄存器组模块(2)的相应单元，整个运算过程采用了流水线方式。
2.根据权利要求1的除法部件，其特征在于所述除数位数为1024位，而所用基本除法器仅为64位。
3.根据权利要求1的除法部件，其特征在于除法运算采用按“权”相关的多级流水线方式。
4.根据权利要求1的除法部件，其特征在于控制逻辑模块能将数据以“权”相关的方式送到算术逻辑模块进行相关的运算。
全文摘要
一种除法部件,采用64位字宽除法器以流水线的方式解决超字宽1024位除法运算。包括:控制逻辑模块、寄存器组模块、选通控制模块、128/64位除法器模块及商数/余数产生模块。这种除法部件减小了电路的总门数,提高了运算的速度,在实际数据处理如加/解密运算中特别有用。
文档编号G06F7/44GK1379322SQ0111039
公开日2002年11月13日 申请日期2001年4月11日 优先权日2001年4月11日
发明者赵云琪, 饶进平 申请人:北京国芯安集成电路设计有限公司